LTC2207在S3C2440和EP3C25控制下的采集應(yīng)用
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1 LTC2207芯片介紹
1．1 LTC2207的功能特性
LTC2207是16位A／D轉(zhuǎn)換器，它的采樣速率為105Msps。LTC2207是針對輸入頻率為700 MHz的高頻、寬動態(tài)范圍信號進(jìn)行數(shù)字化處理而設(shè)計(jì)的。它可以利用PGA前端(輸入范圍為1．5Vp-p或2．25Vp-p)對該ADC的輸入范圍進(jìn)行優(yōu)化。
LTC2207非常適合于要求苛刻的通信應(yīng)用。它的AC性能包括78．2 dB噪聲層和100 dB無雜散動態(tài)范圍(SFDR)；250 MHz時(shí)SFDR>83 dB(輸入范圍為1．5Vp-p時(shí))；80fSRMS的超低抖動實(shí)現(xiàn)了高輸入頻率的欠采樣和卓越的噪聲性能；最大DC規(guī)格包括整個(gè)溫度范圍內(nèi)的±4LSB INL、±1LSB DNL(無漏失碼)。
LTC2207具有單一的3．3 V供電電源，單一的電源允許CMOS輸出擺幅為0．5～3．6 V。它同時(shí)具有700MHz全功率帶寬S／H(采樣及保持)，可選的內(nèi)部抖動和數(shù)據(jù)輸出(Randomizer)隨機(jī)函數(shù)發(fā)生器，功耗為900 mW。LTC2207可利用正弦波時(shí)鐘、PECL、LVDS、TTL或CMOS輸入對ENC+和ENC-輸入進(jìn)行差分或單端驅(qū)動?？扇芜x的時(shí)鐘占空比穩(wěn)定器在全速和多種時(shí)鐘占空比條件下實(shí)現(xiàn)了高性能。
LTC2207的引腳說明略一一編者注。
1．2 LTC2207的時(shí)序說明
LTC2207時(shí)序圖如圖1所示。LTC2207是帶有前端PGA的CMOS多步轉(zhuǎn)換器。模擬輸入是差分信號以提高共模噪聲抑制，最大限度地利用輸入范圍。此外，差分輸入信號可以降低取樣保持電路的諧波。編碼輸入也比共模抑制輸入具有更強(qiáng)的抗干擾能力。
LTC2207的采集取決于ENC+／ENC-輸入引腳的狀態(tài)，由圖1可知LTC2207在ENC+引腳的上升沿時(shí)(ENC-引腳的下降沿時(shí))采樣模擬輸入信號。它有5個(gè)流水線模數(shù)轉(zhuǎn)換階段，經(jīng)過7個(gè)周期后，一個(gè)模擬采樣輸入就會轉(zhuǎn)換為一個(gè)數(shù)字值。數(shù)字輸出上／下溢出則由OF引腳上的邏輯高電平表示。
此A／D轉(zhuǎn)換器有一個(gè)延遲的編碼輸入作為數(shù)字輸出，提供了CLKOUT+和CLKOUT-兩信號；需要使用正弦時(shí)鐘編碼信號CLKOUT+／CLKOUT-將數(shù)據(jù)同步轉(zhuǎn)換到數(shù)字系統(tǒng)。數(shù)據(jù)在CLKOUT+的上升沿或CLKOUT-的下降沿鎖存，在CLKOUT+下降沿和CLKOUT-上升沿時(shí)更新。
2 硬件電路設(shè)計(jì)
信號采集部分主要完成對模擬信號的調(diào)理和A／D轉(zhuǎn)換芯片的采集。A／D轉(zhuǎn)換芯片的輸入信號是差分的，而被采集的信號是單端的，這就需要把單端信號轉(zhuǎn)換成差分信號。輸入的信號經(jīng)過MAX4201緩沖后，由差分驅(qū)動器AD8131轉(zhuǎn)換成差分信號，驅(qū)動A／D轉(zhuǎn)換芯片LTC2207。
采用LVDS轉(zhuǎn)發(fā)器MAX9150轉(zhuǎn)換FPGA所給的時(shí)鐘信號，作為LTC2207的采集控制信號ENC。MAX9150的轉(zhuǎn)換電路如圖2所示。
LTC2207的模擬差分信號輸入前端的調(diào)理芯片采用低噪聲、低功耗、超高速開環(huán)緩沖器MAX4201和高速差分驅(qū)動器AD8131。采集輸入信號的前端調(diào)理電路如圖3所示。圖中MAX4201采用±5 V供電，對地并聯(lián)的電容給電源濾波，為緩沖器提供無干擾的電源。緩沖后的信號，由MAX 4201的5引腳輸出，其輸出阻抗是50 Ω，再經(jīng)過AD8131完成單端到差分的轉(zhuǎn)換。
LTC2207的采集控制電路如圖4所示。其中，AIN+、AIN-為差分模擬輸入信號；ENC+、ENC-為采集芯片的時(shí)鐘控制信號；D0～D15為16位數(shù)據(jù)輸出信號；CLKOUT+、CLKOUT-為時(shí)鐘輸出信號。
3 ARM與FPGA的編程控制
采用硬件描述語言Verilog HDL，對LTC2207相關(guān)引腳的使能以及FPGA如何讀取采集來的數(shù)據(jù)的程序如下：
4 仿真驗(yàn)證
采用QuartusII軟件中的調(diào)試工具SignalTapII邏輯分析儀進(jìn)行仿真驗(yàn)證。當(dāng)采集輸入為0．453 V直流量時(shí)，F(xiàn)PGA采集的數(shù)據(jù)仿真如圖5所示。
可以觀察數(shù)據(jù)3337h、3333h、332Bh、3337h等變化不大，僅在低5位有所變化。根據(jù)A／D采集原理，輸入電壓／參考電壓=采樣值／216。所給參考電壓是2．25 V，采樣值若取以上數(shù)據(jù)中的3 334h(在相對穩(wěn)定的數(shù)據(jù)中任取一個(gè))，轉(zhuǎn)換成十進(jìn)制為13 108，代入以上公式：13108×2．25／65536=0．45。得到FPGA讀到的數(shù)據(jù)計(jì)算的輸入電壓是0．45 V，而此時(shí)測得的實(shí)際輸入電壓是0．453 V。誤差很小，約為0．6％，基本由噪聲所致，采得的數(shù)據(jù)比較精確。
當(dāng)采集輸入為1．125 V直流量時(shí)，F(xiàn)PGA采集來的數(shù)據(jù)仿真如圖6所示。同理若取其中的7FE0h，此時(shí)算得的誤差約為0．8‰。
當(dāng)采集輸入為1．16 V直流量時(shí)FPGA采集來的數(shù)據(jù)仿真如圖7所示。
從圖中可發(fā)現(xiàn)此輸入下數(shù)據(jù)已經(jīng)達(dá)到滿值(輸入超過1．125 V)，OF為高，說明數(shù)據(jù)有溢出。
當(dāng)采集輸入是由信號發(fā)生器給的200 kHz正弦信號時(shí)FPGA采集來的數(shù)據(jù)仿真如圖8所示。
由一個(gè)周期采樣點(diǎn)數(shù)公式N=Tsig／Tsam=fsam／fsig，知此輸入頻率下采樣點(diǎn)數(shù)為40 MHz／200 kHz=200，若看坐標(biāo)-250處的OF17h，則找出一個(gè)周期后的那個(gè)數(shù)是不是和初始值相同。FPGA坐標(biāo)為150時(shí)的數(shù)據(jù)仿真如圖9所示。它處在坐標(biāo)150的位置為OF07h，和OF17h相差很小。取對應(yīng)的多組數(shù)觀察都證明對模擬信號的數(shù)據(jù)采集亦是比較正確的。
結(jié)語
針對A／D轉(zhuǎn)換芯片LTC2207，詳細(xì)描述了以FPGA和ARM作為控制器的采樣設(shè)計(jì)。采用FPGA直接對A／D進(jìn)行配置，避免了采用DSP、單片機(jī)等進(jìn)行配置的傳統(tǒng)方式，因而設(shè)計(jì)靈活、簡單、通用性強(qiáng)。通過對采集來的數(shù)據(jù)進(jìn)行仿真驗(yàn)證，發(fā)現(xiàn)在ARM和FPGA的控制下16位A／D芯片LTC2207得到了很好的采集應(yīng)用。
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