常用EDA設(shè)計(jì)與仿真軟件介紹
加入技術(shù)交流群
(1)VHDL語言 超高速集成電路硬件描述語言(VHSIC Hardware Deseription Languagt，簡稱VHDL)，是IEEE的一項(xiàng)標(biāo)準(zhǔn)設(shè)計(jì)語言。它源于美國國防部提出的超高速集成電路(Very High Speed Integrated Circuit，簡稱VHSIC)計(jì)劃，是ASIC設(shè)計(jì)和PLD設(shè)計(jì)的一種主要輸入工具。
(2)Veriolg HDL 是Verilog公司推出的硬件描述語言，在ASIC設(shè)計(jì)方面與VHDL語言平分秋色。
(3)其它EDA軟件如專門用于微波電路設(shè)計(jì)和電力載波工具、PCB制作和工藝流程控制等領(lǐng)域的工具，在此就不作介紹了。
c++相關(guān)文章:c++教程
評論