頻率合成器的高性能架構(gòu)實(shí)現(xiàn)技術(shù)

要滿足苛刻的頻率合成器要求，通常需要做到一定程度的設(shè)計(jì)靈活性。基本的鎖相環(huán)（PLL）頻率合成器能以低成本、高空間效率、低功耗封裝提供合理的頻譜純度和頻率捷變，因此它在射頻（RF）系統(tǒng)核心位置發(fā)揮作用已經(jīng)有段時(shí)間了。但是，在要求快速切換速度、低相位噪聲或低雜散信號(hào)電平的場(chǎng)合，有必要使用更為復(fù)雜的架構(gòu)。通過正確的設(shè)計(jì)方法，結(jié)合使用現(xiàn)代低成本高集成度的PLL和直接數(shù)字合成器（DDS）集成電路（IC）可以極大地促進(jìn)高性能架構(gòu)的實(shí)現(xiàn)。

大部分高頻系統(tǒng)都使用傳統(tǒng)的基于整數(shù)分頻器的設(shè)計(jì)（圖1）或基于分?jǐn)?shù)N分頻器的設(shè)計(jì)。不管是使用哪種設(shè)計(jì)，聯(lián)合使用單個(gè)通用頻率合成器IC和一個(gè)外部壓控振蕩器（VCO）通常都可以實(shí)現(xiàn)要求的功能。VCO功能可以用IC、模塊或分立元件解決方案甚至在合成器芯片內(nèi)部實(shí)現(xiàn)，具體取決于所要求的頻率范圍、相位噪聲性能以及空間、成本和功耗約束條件。最終設(shè)計(jì)通常以制造商的應(yīng)用筆記為基礎(chǔ)，并且一般可以使用可下載的應(yīng)用程序完成合成器的寄存器加載和相位檢測(cè)器增益的設(shè)置等功能。

圖1：像這種基于整數(shù)分頻器的頻率合成器對(duì)許多應(yīng)用來(lái)說(shuō)都非常有用。

不過，對(duì)于要求非常高的某些應(yīng)用來(lái)說(shuō)，基本架構(gòu)的性能也許遠(yuǎn)遠(yuǎn)滿足不了要求，特別是在相位噪聲、雜散信號(hào)電平以及頻率切換速度方面。多普勒雷達(dá)系統(tǒng)中使用的頻率合成器以及工作在微波頻率、使用快速頻率切換和/或高階調(diào)制方案的通信系統(tǒng)就是這種應(yīng)用的很好例子。

舉例來(lái)說(shuō)，如果一個(gè)應(yīng)用要求整數(shù)PLL合成器有高的輸出頻率、相對(duì)小的調(diào)諧步長(zhǎng)（這意味著高的分頻比），這將導(dǎo)致環(huán)路帶寬內(nèi)產(chǎn)生很高的相位本底噪聲［因?yàn)橄鄬?duì)于輸出的相位檢測(cè)器噪聲將增加20log（N）］。比如在5GHz輸出頻率和100kHz信道間隔情況下所需的分頻比是50000，這將導(dǎo)致94dB環(huán)路帶寬內(nèi)的本底噪聲超過相位檢測(cè)器的噪聲（在1Hz帶寬內(nèi)的典型值約為-75dBc）。典型的小數(shù)N頻率合成器IC在1Hz帶寬的噪聲指標(biāo)可以達(dá)到-85dBc左右。

雖然直接模擬頻率合成器（一般由開關(guān)可選的倍頻器、混頻器和濾波器組成）在切換速度和相位噪聲方面可能比較優(yōu)秀，但它們的實(shí)現(xiàn)通常太過復(fù)雜，特別是當(dāng)要求很好的雜散信號(hào)性能時(shí)。數(shù)字直接合成器（DDS）可以提供精細(xì)的調(diào)諧步長(zhǎng)、快速頻率切換速度和良好的相位噪聲，但不采用額外倍頻器的話，無(wú)法直接提供微波頻率輸出。

雖然不是專門用于這樣的設(shè)計(jì)，但為更常見應(yīng)用開發(fā)的PLL和DDS類型器件通?？梢杂米鞲鼮閺?fù)雜、更高性能架構(gòu)中的構(gòu)建模塊。圖2顯示了一個(gè)基于PLL的架構(gòu)例子，這種架構(gòu)完全可以用來(lái)提高相位噪聲性能。在這個(gè)例子中，VCO輸出在連接到頻率合成器IC輸入之前先下變頻到一個(gè)低得多的頻率。這樣需要的分頻比就降低了，從而減少了來(lái)自相位檢測(cè)器的噪聲貢獻(xiàn)。對(duì)于圖示所示例子來(lái)說(shuō)，分頻比將從50000降低到2000，環(huán)路帶寬內(nèi)的相位本底噪聲極限將改善28dB到-103dBc。如果是寬帶應(yīng)用，可以采用多級(jí)下變頻電路，本振（LO）頻率則通過開關(guān)選擇以保持較低的N值。

圖2：在這種架構(gòu)中，通過先將待穩(wěn)定的VCO頻率進(jìn)行下變頻可以最大限度地減小相位檢測(cè)器噪聲。

架構(gòu)的改變?cè)谌〉每焖兕l率切換時(shí)間時(shí)也非常有用。PLL穩(wěn)定到一個(gè)新頻率所需的時(shí)間反比于環(huán)路帶寬。在簡(jiǎn)單架構(gòu)中，對(duì)小的信道頻率間隔要求意味著使用窄的環(huán)路帶寬，這將導(dǎo)致環(huán)路的頻率步長(zhǎng)穩(wěn)定時(shí)間變慢。在基于整數(shù)PLL的設(shè)計(jì)中，參考頻率將等于這個(gè)頻率步長(zhǎng)，而且環(huán)路帶寬必須比這個(gè)步長(zhǎng)小大約一個(gè)數(shù)量級(jí)。在基于小數(shù)N的設(shè)計(jì)中，雖然參考頻率可以保持高得多的值，但環(huán)路濾波器通常仍然必須對(duì)落在步長(zhǎng)倍數(shù)處的信號(hào)進(jìn)行高衰減，從而對(duì)環(huán)路帶寬設(shè)置了一個(gè)上限。然而，通過將DDS用作PLL內(nèi)的高頻參考源，分頻比可以保持低值（這樣可以最大限度地減小噪聲），同時(shí)無(wú)需約束環(huán)路帶寬就能實(shí)現(xiàn)非常小的頻率步長(zhǎng)。

現(xiàn)代DDS IC可以用很小的外形封裝產(chǎn)生甚高頻（VHF）范圍內(nèi)的輸出，并且具有MHz級(jí)的調(diào)諧步長(zhǎng)和優(yōu)秀的相位噪聲。頻率和相位調(diào)制功能通常也包含在內(nèi)。近端雜散信號(hào)電平取決于相位查找表分辨率和輸出數(shù)模轉(zhuǎn)換器（DAC），而且一般都非常好（約-80dBc）；然而，在輸出端會(huì)呈現(xiàn)電平很高的其它取樣信號(hào)。通過將DDS IC用作PLL中的頻率參考源，輸出頻率可以轉(zhuǎn)換成需要的任何頻率，多余的取樣信號(hào)也可以被PLL高效地濾除。圖3顯示了這種架構(gòu)的例子。