數(shù)電模電基礎(chǔ)知識之搞懂?dāng)?shù)電技術(shù)

(6)CMOS異或門

圖2-30(a)所示為異或門，圖2-30(b)為邏輯符號。

圖2-30 CMOS 異或門及邏輯符號

當(dāng)輸入A=B=0或A=B=1時(shí)，即輸入信號相同，輸出Y=0;當(dāng)輸入A=1或B=1時(shí)，即輸入信號不同，輸出Y=1。其真值表如表2-2所示。

表2-2 異或門真值表

3.復(fù)合門電路

除了上述介紹的邏輯門電路外，還有或非門、異或門、同或門等，表2-3是基本門和常用復(fù)合門的邏輯符號、邏輯表達(dá)式及邏輯功能。

表2-3 基本門和常用復(fù)合門的對照表

二、組合邏輯電路

邏輯電路在任何時(shí)刻的輸出狀態(tài)只取決于這一時(shí)刻的輸入狀態(tài)，而與電路的原來狀態(tài)無關(guān)，則該電路稱為組合邏輯電路。

1.組合邏輯電路的分析方法

(1)分析步驟

① 根據(jù)給定的邏輯電路寫出輸出邏輯關(guān)系式。一般從輸入端向輸出端逐級寫出各個(gè)門輸出對其輸入的邏輯表達(dá)式，從而寫出整個(gè)邏輯電路的輸出對輸入變量的邏輯函數(shù)式。必要時(shí)，可進(jìn)行化簡，求出輸出邏輯函數(shù)式。

② 列出邏輯函數(shù)的真值表。將輸入變量的狀態(tài)以自然二進(jìn)制數(shù)順序的各種取值組合代入輸出邏輯函數(shù)式，求出相應(yīng)的輸出狀態(tài)，并填入表中，即得真值表。

③ 根據(jù)真值表和邏輯表達(dá)式對邏輯電路進(jìn)行分析，最后確定其功能。

(2)分析舉例

分析圖2-31所示邏輯電路的功能。

圖2-31 邏輯電路

① 寫出輸出邏輯函數(shù)表達(dá)式：

② 列出邏輯函數(shù)的真值表。將輸入A、B、C取值的各種組合代入式(2-5)中，求出輸出Y的值。由此列出真值表，見表2-4。

表2-4 真值表

續(xù)表

③ 邏輯功能分析。由表2-4可知：在輸入A、B、C這3個(gè)變量中，有奇數(shù)個(gè)1時(shí)，輸出Y為1，否則Y為0，由此可知，圖2-34為這3位奇校驗(yàn)電路。

2.組合邏輯電路的設(shè)計(jì)方法

(1)設(shè)計(jì)步驟

組合邏輯電路的設(shè)計(jì)，應(yīng)以電路簡單、所用器件最少為目標(biāo)，其設(shè)計(jì)步驟為：

① 分析設(shè)計(jì)要求，列出真值表;

② 根據(jù)真值表寫出輸出邏輯函數(shù)表達(dá)式;

③ 對輸出邏輯函數(shù)進(jìn)行化簡;

④ 根據(jù)最簡輸出邏輯函數(shù)式畫邏輯圖。

(2)設(shè)計(jì)舉例

設(shè)計(jì)一個(gè)A、B、C3個(gè)人表決電路。當(dāng)表決某個(gè)提案時(shí)，多數(shù)人同意，提案通過，同時(shí)A具有否決權(quán)。用與非門實(shí)現(xiàn)。

① 分析設(shè)計(jì)要求，列出真值表，見表2-5。設(shè)A、B、C同意提案用1表示，不同意用0表示，Y為表決結(jié)果，提案通過為1，通不過為0。

表2-5 真值表

續(xù)表

② 將輸出邏輯函數(shù)化簡，變換為與非表達(dá)式。由圖 2-32 的卡諾圖進(jìn)行化簡，可得

圖2-32 卡諾圖

將上式變化為與非表達(dá)式

③ 根據(jù)輸出邏輯函數(shù)式(2-6)畫邏輯圖，如圖2-33所示。

3.組合邏輯電路中的競爭冒險(xiǎn)

(1)競爭冒險(xiǎn)現(xiàn)象及其產(chǎn)生的原因

信號通過導(dǎo)線和門電路時(shí)，都存在時(shí)間的延遲，信號發(fā)生變化時(shí)也有一定的上升時(shí)間和下降時(shí)間。因此，同一個(gè)門的一組輸入信號，通過不同數(shù)目的門，經(jīng)過不同長度導(dǎo)線的傳輸，到達(dá)門輸入端的時(shí)間會有先有后，這種現(xiàn)象稱為競爭。

圖2-33 邏輯電路

邏輯門因輸入端的競爭而導(dǎo)致輸出產(chǎn)生不應(yīng)有的尖峰干擾脈沖(又稱過渡干擾脈沖)的現(xiàn)象，稱為冒險(xiǎn)。如圖2-34所示。

圖2-34 產(chǎn)生正尖峰干擾脈沖冒險(xiǎn)

(2)冒險(xiǎn)現(xiàn)象的判別

在組合邏輯電路中，是否存在冒險(xiǎn)現(xiàn)象，可通過邏輯函數(shù)來判別。如果根據(jù)組合邏輯電路寫出的輸出邏輯函數(shù)在一定條件下可簡化成下列兩種形式時(shí)，則該組合邏輯電路存在冒險(xiǎn)現(xiàn)象，即：

例如，函數(shù)式

，在A=C=0時(shí)，

。若直接根據(jù)這個(gè)邏輯表達(dá)式組成邏輯電路，則可能出現(xiàn)競爭冒險(xiǎn)。

(3)消除冒險(xiǎn)現(xiàn)象的方法

①增加多余項(xiàng)。例如：

，當(dāng)A=1，C=1時(shí)，存在著競爭冒險(xiǎn)。根據(jù)邏輯代數(shù)的基本公式，增加一項(xiàng) AC，函數(shù)式不變，卻消除了競爭冒險(xiǎn)，即

。

② 加封鎖脈沖。在輸入信號產(chǎn)生競爭冒險(xiǎn)時(shí)間內(nèi)，引入一個(gè)脈沖將可能產(chǎn)生尖峰干擾脈沖的門封鎖住。封鎖脈沖應(yīng)在輸入信號轉(zhuǎn)換前到來，轉(zhuǎn)換后消失。

③ 加選通脈沖。對輸入可能產(chǎn)生尖峰干擾脈沖的門電路增加一個(gè)接選通信號的輸入端，只有在輸入信號轉(zhuǎn)換完成并穩(wěn)定后，才引入選通脈沖將它打開，此時(shí)才允許有輸出。

④ 接入濾波電容。如果邏輯電路在較慢速度下工作，可以在輸出端并聯(lián)一電容器。由于尖峰干擾脈沖的寬度一般都很窄，因此用電容即可吸收掉尖峰干擾脈沖。

⑤ 修改邏輯設(shè)計(jì)。

三、時(shí)序邏輯電路

與組合邏輯電路不同，時(shí)序邏輯電路在任何一個(gè)時(shí)刻的輸出狀態(tài)不僅取決于當(dāng)時(shí)的輸入信號，而且還取決于電路原來的狀態(tài)。

1.同步時(shí)序邏輯電路的分析方法

(1)分析步驟

① 寫方程式。寫出時(shí)序邏輯電路的輸出邏輯表達(dá)式(即輸出方程)、各觸發(fā)器輸入端的邏輯表達(dá)式(即驅(qū)動(dòng)方程)和時(shí)序邏輯電路的狀態(tài)方程。

② 列狀態(tài)轉(zhuǎn)換真值表。將電路現(xiàn)狀的各種取值代入狀態(tài)方程和輸出方程中進(jìn)行計(jì)算，求出相應(yīng)的次態(tài)和輸出，從而列出狀態(tài)轉(zhuǎn)換真值表。

③ 邏輯功能的說明。根據(jù)狀態(tài)轉(zhuǎn)換真值表來說明電路的邏輯功能。

④ 畫出狀態(tài)圖和時(shí)序圖。

(2)分析舉例

分析圖 2-35 所示電路的邏輯功能，并畫出狀態(tài)轉(zhuǎn)換圖和時(shí)序圖。

圖2-35 待分析邏輯電路圖

① 寫方程式：

輸出方程：

驅(qū)動(dòng)方程：

狀態(tài)方程：將驅(qū)動(dòng)方程式代入 JK 觸發(fā)器的特性方程Qn+1=

，得到電路的狀態(tài)方程為

②列狀態(tài)轉(zhuǎn)換真值表：該電路的現(xiàn)狀為

，代入輸出方程(2-9)和狀態(tài)方程(2-11)中進(jìn)行計(jì)算后得 Y=0 和

，然后再將001當(dāng)作現(xiàn)態(tài)代入狀態(tài)方程式(2-11)，得

，以此類推?？汕蟮每汕蟮帽?-6所示的狀態(tài)轉(zhuǎn)換真值表。

表2-6 狀態(tài)轉(zhuǎn)換真值表

③ 邏輯功能說明：由表2-6可看出，圖2-35所示電路在輸入第六個(gè)計(jì)數(shù)脈沖CP，返回原來的狀態(tài)，同時(shí)輸出端Y輸出一個(gè)進(jìn)位脈沖。因此，該電路為同步六進(jìn)制計(jì)數(shù)器。

圖2-36 狀態(tài)轉(zhuǎn)換圖和時(shí)序圖

④ 畫狀態(tài)轉(zhuǎn)換圖和時(shí)序圖。根據(jù)表2-6可畫出圖2-36(a)所示的狀態(tài)轉(zhuǎn)換圖。圖中的圓圈內(nèi)表示電路一個(gè)狀態(tài)，箭頭表示狀態(tài)轉(zhuǎn)換方向，箭頭線上方標(biāo)注X/Y為轉(zhuǎn)換條件，X為轉(zhuǎn)換前輸入變量的取值， Y為輸出值，由于本例沒有輸入變量，故X未標(biāo)上數(shù)值。

2.同步時(shí)序邏輯電路的設(shè)計(jì)方法

同步時(shí)序邏輯電路的設(shè)計(jì)和分析正好相反，根據(jù)給定邏輯功能的要求，設(shè)計(jì)同步時(shí)序邏輯電路。設(shè)計(jì)的關(guān)鍵是根據(jù)設(shè)計(jì)要求確定狀態(tài)轉(zhuǎn)換的規(guī)律和求出各觸發(fā)器的驅(qū)動(dòng)方程。