針對(duì)微控制器應(yīng)用的采用FPGA的嵌入式應(yīng)用
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設(shè)計(jì)實(shí)現(xiàn)
面向映射、布局和布線(MPAR)的設(shè)計(jì)實(shí)現(xiàn)是利用供應(yīng)商的工具套件完成。這一工具套件包含用于建立項(xiàng)目的項(xiàng)目導(dǎo)航器(Project Navigator)，以及任何FPGA設(shè)計(jì)所必需的其它工具。在這種情況下，源文件被放置在左邊的窗口，項(xiàng)目處理在右邊的窗口進(jìn)行，但所有的窗口都是可停靠的，以便用戶定制任何視圖。Log窗口記錄所有的處理，并列出在處理過程中產(chǎn)生的全部警告和錯(cuò)誤信息。用戶可以通過下拉菜單或者工具欄中的圖標(biāo)使用各種工具。圖7為Lattice公司ispLEVER工具套件中的Project Navigator。
圖7：ispLEVER項(xiàng)目導(dǎo)航器
實(shí)現(xiàn)工具(如Design Planner)可提供I/O和引腳設(shè)置、物理和邏輯視圖以及平面布局。TCL/TK腳本可以運(yùn)行多次迭代以優(yōu)化設(shè)計(jì)。Project Navigator中包含了靜態(tài)時(shí)序、邏輯調(diào)試和功率計(jì)算工具。
編程軟件
設(shè)計(jì)完成后，通過如圖8所示的編程軟件對(duì)硬件進(jìn)行編程。這個(gè)工具將提供直觀的用戶界面GUI，可自動(dòng)對(duì)系統(tǒng)主板進(jìn)行掃描，選擇必需的編程文件并執(zhí)行合適的編程算法。通過供應(yīng)商提供的SVF文件，該工具支持符合IEEE 1149.1標(biāo)準(zhǔn)的器件編程。對(duì)于大多數(shù)系統(tǒng)內(nèi)可編程器件來說，該工具還可以生成IEEE 1532 ISC數(shù)據(jù)文件。
一旦實(shí)現(xiàn)了硬件，設(shè)計(jì)者將主要關(guān)注運(yùn)行在嵌入式系統(tǒng)上的軟件。ISS可用來確定原型功能以及評(píng)估對(duì)存儲(chǔ)器資源的需求。當(dāng)硬件集成、端口連接以及查找錯(cuò)誤均完成之后，通常不需要再更改代碼。
在嵌入式系統(tǒng)的FPGA設(shè)計(jì)流程中，采用匯編器對(duì)更改的程序進(jìn)行再編譯，以建立FPGA片上指令或數(shù)據(jù)存儲(chǔ)配置的新存儲(chǔ)映像。然后通過一個(gè)簡單的ECO將映像再次映射至FPGA的存儲(chǔ)塊。這樣設(shè)計(jì)者就能跳過耗時(shí)的綜合以及設(shè)計(jì)流程的布局布線階段。存儲(chǔ)器初始化工具將利用匯編器創(chuàng)建的新型16進(jìn)制或者2進(jìn)制映像重寫存儲(chǔ)器配置。
一旦post-PAR數(shù)據(jù)庫被修改，則只需通過新的編程位流或者JEDEC對(duì)FPGA進(jìn)行再編程。
能夠控制內(nèi)部寄存器以及在設(shè)計(jì)調(diào)試階段實(shí)現(xiàn)尋址是非常有用的。為達(dá)到這一目標(biāo)，OrCAstra或JLINK接口等工具(如圖9和圖10所示)提供了功能強(qiáng)大、易于使用的方法。
圖9：JLINK寄存器文件接口GUI
圖10：JLINK Tap控制器接口GUI
本文小結(jié)
對(duì)于FPGA中的嵌入式微控制器設(shè)計(jì)而言，一個(gè)完整的系統(tǒng)設(shè)計(jì)需要一批強(qiáng)大的工具。本文中的例子采用了獨(dú)特的開放源代碼微控制器匯編器和指令集仿真工具。領(lǐng)先的第三方廠商可提供綜合和仿真工具。用于創(chuàng)建和優(yōu)化設(shè)計(jì)的重要實(shí)現(xiàn)工具，以及有效的編程和設(shè)計(jì)調(diào)試形成了這一綜合設(shè)計(jì)套件，它是設(shè)計(jì)獲得成功的關(guān)鍵。
評(píng)論