基于PXIE總線的高速CCD數(shù)字圖像采集系統(tǒng)設計
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2．2．2 PXIE的IP core設計
該系統(tǒng)中，采用Virtex-5LX50T型FPGA作為PXIE的傳輸控制器，由于FPGA內部集成了PCIe端點模塊，所以減少了很多外圍硬件電路的設計難度。PCIe端點模塊的IP核框圖如圖8所示。
由圖8可以看出，PXIE IP核采用分層結構，即分別為物理層鏈路模塊、物理層、數(shù)據(jù)鏈路層、傳輸層和用戶應用層。傳輸層負責處理用戶應用層(User Applieation)提供的傳輸層包(TLP)并安排其傳輸。數(shù)據(jù)鏈路層負責鏈路管理和數(shù)據(jù)完整性，包括錯誤的檢測和糾正。物理層負責完成包的成幀和解幀、字節(jié)的組合和拆分、鏈路的初始化和訓練、擾碼生成和解擾。發(fā)送時，物理層鏈路模塊負責將物理層生成的擾碼應用到傳輸數(shù)據(jù)中，同時復用到物理層模塊接收到的有序集中，最后把包傳輸給傳輸接口；接收時，負責從傳輸接口上接收TLP字節(jié)，從數(shù)據(jù)中解碼有序集，并且將DLLP和TLP解擾。
2．2．3 PXIE傳輸速度問題及解決情況
由于PXIE傳輸協(xié)議是基于PCIe傳輸協(xié)議的擴展，所以可以利用目前比較成熟的PCIe傳輸協(xié)議實現(xiàn)技術在硬件程序設計層次上實現(xiàn)PXIE傳輸協(xié)議，至于PXIE協(xié)議的一些擴展接口，都可以在FPGA外圍用基本硬件電路簡易的實現(xiàn)。FPGA生產廠商Xilinx公司提供了一套成熟，穩(wěn)定并且免費的PCIe傳輸方案，以IP(Intellectual Property)的形式提供給用戶。
PCIe IP核雖然為PXIE傳輸協(xié)議提供了解決方案，但是仍然存在問題。首先，在實際測試過程當中，由于PCIe IP一直占用了CPU，使得PC在進行數(shù)據(jù)傳輸時，主機本身無法進行其他操作，還有一定幾率造成系統(tǒng)崩潰。其次，由于PCIe協(xié)議進行傳輸?shù)陌d荷過小，在進行大數(shù)據(jù)量傳輸?shù)臅r候，會進行多次傳輸，從而浪費大量時間在結束和發(fā)起傳輸上，導致平均數(shù)據(jù)傳輸率下降。最后，由于IP核的重要特性是通用化，所以IP核的接口包括了所有PCIe信號，使得用戶操作非常繁瑣，不利于設計的移交和修改。直接內存訪問(Direct Memory Access，DMA)控制器能夠從根本上解決前兩個問題，經(jīng)過優(yōu)化設計也能改善第三個問題。
PXIE總線DMA的FPGA功能設計框圖如圖9所示。本文引用地址：http://2s4d.com/article/194783.htm
當PC機需要通過PXIE總線發(fā)送數(shù)據(jù)時，首先PC機為DMA傳輸在內存中劃定兩塊內存空間，作為數(shù)據(jù)的第一級緩存，并將這兩塊內存空間的基地址和大小輪流通過PXIE總線傳給DMA控制器。這些配置命令通過特定的字符串被識別，并寫入相應的配置命令寄存器。劃定兩塊內存空間是為了在當DMA控制器從一塊內存中讀取數(shù)據(jù)時，PC機可以向另一塊內存寫入數(shù)據(jù)，以乒乓操作的形式提高傳輸效率。
接下來，PC機發(fā)起對數(shù)據(jù)的傳輸。PC機上的PCIe控制器從內存中取得數(shù)據(jù)后，將原始數(shù)據(jù)封裝，并串轉換往下繼續(xù)傳輸，數(shù)據(jù)包通過吉比特串行收發(fā)器傳至FPGA，在進入PCIe IP核后被拆解，剝離的糾錯信息作為包進一步處理的依據(jù)，最后在應用層以并行數(shù)據(jù)的形式推入DMA控制器。
DMA控制器將數(shù)據(jù)流存人數(shù)據(jù)輸出FIFO，根據(jù)FIFO剩余空間的大小判定是否從PC機中繼續(xù)讀取數(shù)據(jù)，這樣就保證了數(shù)據(jù)不會因為來不及從FIFO中取走而丟失。當DMA控制器接收到一塊內存大小的數(shù)據(jù)之后，就會以邊帶信號的形式發(fā)送中斷信號給上位機，上位機接收到中斷之后就可以開始下1次DMA傳輸。
當PC機需要通過PXIE總線接收數(shù)據(jù)時，工作流程與通過PXIE總線發(fā)送數(shù)據(jù)基本類似，主要區(qū)別在于從PC機往下發(fā)送的包里不包含數(shù)據(jù)，僅包含路由及其他控制信息，DMA控制器接收到包后，會以完成包的形式將數(shù)據(jù)打包往上傳回PC機，完成包按照接收到包中的路由信息，逆向尋址回到PC機的內存，PC機就完成了一次通過PXIE總線接收數(shù)據(jù)。
加入DMA控制器之后的PXIE總線被重新封裝，操作得到簡化。
2．3 測試結果
在測試中，PXIE配置為8通道，測試數(shù)據(jù)為16 MB，在PC機通過PXIE接口讀取數(shù)據(jù)的操作過程當中，平均數(shù)據(jù)率達到1 504 Mb／s。在PC機通過PXIE接口發(fā)送數(shù)據(jù)的操作過程中，平均數(shù)據(jù)率達到1 490 Mb／s。通過PCIe測速軟件進行傳輸速度測試，其結果如圖10所示。
3 結語
本文介紹了一種基于PXIE總線和Camera Link協(xié)議的高速CCD圖像采集系統(tǒng)的設計方案。該方案給出了一種Camera Link硬件接口電路的設計思路，并且選用Xilinx公司的Virtex-5 LX50T型FPGA作為整個采集系統(tǒng)的核心處理器，同時對Virtex-5自帶的IPcore進行研究和開發(fā)，實現(xiàn)Camera Link采集卡通過PXIE總線與上位機進行串行通信。在試驗過程中，F(xiàn)PGA設計靈活，開發(fā)周期短的優(yōu)點充分得以體現(xiàn)，為下一步的高速圖像采集系統(tǒng)的研制奠定了基礎。
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