基于FPGA的2M誤碼測(cè)試儀設(shè)計(jì)
加入技術(shù)交流群
掃碼加入
和技術(shù)大咖面對(duì)面交流
海量資料庫(kù)查詢(xún)
2．2 E1接口電路的設(shè)計(jì)
E1的標(biāo)準(zhǔn)傳輸線(xiàn)路碼通常采用三階高密度雙極性碼(HDB3，high density bipolar)，它是一種雙極性歸零碼，是廣泛用于PCM線(xiàn)路的傳輸碼型。本文中的E1接口選用非平衡的75 Ω物理接口(一收一發(fā))。E1接口芯片ET2154是一路E1PCM-30／ISDN-PRI收發(fā)器，它集成有時(shí)鐘數(shù)據(jù)恢復(fù)及發(fā)送E1脈沖成型的片內(nèi)線(xiàn)路接口單元(LIU)和E1幀處理器(Framer)，其各項(xiàng)指標(biāo)符合ITU-T的G．703、G．704、G．706、G．823建議等要求。ET2154的線(xiàn)路接口功能主要包括三部分。第一是接收器，用于處理時(shí)鐘和數(shù)據(jù)恢復(fù)；第二是發(fā)送器，用于形成波形和驅(qū)動(dòng)E1線(xiàn)路；第三是抖動(dòng)抑制器。本文引用地址：http://2s4d.com/article/191869.htm
(1)E1線(xiàn)路接收接口
當(dāng)HDB3碼流從E1線(xiàn)纜經(jīng)BNC接口進(jìn)入，并通過(guò)一個(gè)1：2的變壓器耦合至RTIP租RRNG輸入管腳后，其接收模塊將允許用戶(hù)設(shè)置寄存器以匹配外部線(xiàn)路的阻抗。ET2154中的數(shù)據(jù)時(shí)鐘恢復(fù)模塊可從HDB3碼流中恢復(fù)時(shí)鐘和數(shù)據(jù)。從HDB3碼流中恢復(fù)出時(shí)鐘和數(shù)據(jù)可通過(guò)高倍采樣來(lái)實(shí)現(xiàn)，首先由外部提供一個(gè)2．048 MHz的時(shí)鐘信號(hào)，然后由芯片內(nèi)部PLL將它16倍頻到32．768 MHz 。即先對(duì)每位HDB3碼進(jìn)行16倍的采樣，然后由時(shí)鐘恢復(fù)系統(tǒng)利用16倍的采樣時(shí)鐘來(lái)恢復(fù)時(shí)鐘和數(shù)據(jù)。其E1信號(hào)接收示意圖如圖2所示。
正常情況下(RTIP，RRING有信號(hào)輸入)，在RCK(接收方向恢復(fù)時(shí)鐘)管腳輸出恢復(fù)后的時(shí)鐘信號(hào)。而當(dāng)ET2154被配置成輸出NRZ數(shù)據(jù)模式時(shí)，則在RSER管腳輸出恢復(fù)出的串行數(shù)據(jù)信號(hào)并送入FPGA。
(2)E1線(xiàn)路發(fā)送接口
待傳輸?shù)拇袛?shù)據(jù)流一般由XSER (發(fā)送串行數(shù)據(jù)NRZ)管腳進(jìn)入ET2154，并在XCK(發(fā)送方向輸入時(shí)鐘)管腳接收來(lái)自FPGA的2．048 MHz的時(shí)鐘信號(hào)。ET2154主要由內(nèi)部精密的數(shù)模轉(zhuǎn)換器(DAC)來(lái)產(chǎn)生要發(fā)送到E1線(xiàn)路上的波形，這種波形符合ITU G．703規(guī)范。系統(tǒng)中的發(fā)送器可將模擬波形從TYIP、TRING管腳通過(guò)1：1．36的升壓變壓器耦合到E1線(xiàn)路上。其E1信號(hào)發(fā)送示意圖如圖3所示。
(3) E1線(xiàn)路控制接口
ET2154的工作方式和特性是通過(guò)對(duì)其外部管腳的控制來(lái)實(shí)現(xiàn)的。通常將這些控制管腳連接至FPGA的外部I／O口，由FPGA來(lái)進(jìn)行控制。ET2154與FPGA的連接電路如圖4所示。ET2154通過(guò)內(nèi)部寄存器的配置來(lái)設(shè)置其工作方式，F(xiàn)PGA則利用8位數(shù)據(jù)／地址復(fù)用線(xiàn)AD0～AD7來(lái)對(duì)ET2154內(nèi)部的寄存器進(jìn)行設(shè)置，從而實(shí)現(xiàn)所需要的功能。
3 系統(tǒng)軟件設(shè)計(jì)
在對(duì)系統(tǒng)軟件進(jìn)行設(shè)計(jì)時(shí)，可將誤碼測(cè)試系統(tǒng)的功能分為各個(gè)功能模塊，然后用VHDL語(yǔ)言編程實(shí)現(xiàn)FPGA芯片內(nèi)部各個(gè)功能模塊的硬件邏輯，最后整合完成設(shè)計(jì)。本誤碼測(cè)試系統(tǒng)的FP－GA內(nèi)核中的功能模塊有時(shí)鐘分配模塊、序列發(fā)送模塊、序列接收模塊、LCM控制模塊、I2C控制模塊、RC232串口控制模塊、鍵盤(pán)消抖及掃描處理模塊、總控制模塊等。FPGA內(nèi)核中各個(gè)模塊之間的相互關(guān)系如圖5所示。
3．1 鍵盤(pán)處理模塊
本系統(tǒng)中的鍵盤(pán)處理模塊包括按鍵的消抖和鍵盤(pán)的掃描處理。由于鍵盤(pán)模塊的設(shè)計(jì)直接和用戶(hù)的輸入控制相關(guān)，用戶(hù)的一切控制結(jié)果都和按鍵輸入相對(duì)應(yīng)，所以可將總控制模塊和按鍵處理模塊放在一起考慮。
評(píng)論