基于CycloneII系列FPGA的DDFS信號源實(shí)現(xiàn)
加入技術(shù)交流群
4 結(jié)果分析
本設(shè)計(jì)在QuartusII6．0的平臺上完成設(shè)計(jì)工作，其仿真波形如圖4所示。在仿真波形中設(shè)置的步進(jìn)長度為1024點(diǎn)。由于有狀態(tài)機(jī)進(jìn)行流程控制，產(chǎn)生的波形較平滑，元多滑毛刺產(chǎn)生。若要進(jìn)一步提高輸出信號頻率范圍，則設(shè)計(jì)過程中，不應(yīng)對時鐘信號進(jìn)行分頻。本文引用地址：http://2s4d.com/article/191855.htm
同時，還可以利用QuartusII的SigTapII工具對所設(shè)計(jì)的程序進(jìn)行硬件驗(yàn)證，設(shè)置好相應(yīng)步進(jìn)后，相應(yīng)的輸出波形如圖5及圖6所示。可見所產(chǎn)生的低頻正弦信號波形平滑，而頻率較高時有一定的毛刺，這可以通過后級的低通濾波電路(如切比雪夫低通濾波網(wǎng)絡(luò)等)來進(jìn)行濾除。
本設(shè)計(jì)使用的邏輯單元只占FPGA片上資源的1％，存儲單元占54％，I／O口占13％?？梢娭饕Y源為片上的存儲單元，如果提高一位地址位，則數(shù)據(jù)量翻倍，FPGA片上ROM不夠用。通過QuartusII6．0的時鐘分析，本設(shè)計(jì)可達(dá)到的最高時鐘為149．41 MHz，而地址發(fā)生的時鐘為時鐘的4分頻，故地址發(fā)生單元的最高時鐘可達(dá)37．352 5 MHz，相應(yīng)的輸出信號最高頻率可達(dá)4．665 MHz，相應(yīng)的最低頻率及頻率步進(jìn)為284．976 Hz。
5 結(jié)束語
本設(shè)計(jì)在不向外擴(kuò)展ROM存儲器的情況下，對DDFS設(shè)計(jì)進(jìn)行優(yōu)化，充分利用Cyclone II系列FPGA的片上資源，其輸出正弦信號最高頻率可達(dá)4 MHz以上。只要采用更好的方案進(jìn)行設(shè)計(jì)，使采樣點(diǎn)可以做到232個及以上，頻率分辨率可以做到0．015 Hz，達(dá)到mHz量級，進(jìn)一步提高信號源的輸出信號頻率范圍及頻率分辨率等技術(shù)指標(biāo)，可利用Cyclone II系列芯片設(shè)計(jì)出性能優(yōu)良的信號源，達(dá)到實(shí)用信號源的要求。
評論