優(yōu)化FPGA功耗的設(shè)計(jì)技術(shù)

1. 電流

2. 時(shí)間（或頻率）

3. 易失性FPGA

4. 非易失性FPGA

5. 易失性FPGA的上電浪涌電流

6. 系統(tǒng)供電電壓

7. 靜態(tài)

8. 與頻率相關(guān)的動(dòng)態(tài)電源

9. 易失性FGPA的配置電源

在處理晶體管電流泄漏方面，F(xiàn)PGA廠商采取的另一個(gè)措施是建立兩級(jí)閾值電壓(VT) 單元。這種被稱為多VT(Multi-VT)的技術(shù)旨在盡可能少地采用大泄漏低VT器件，并盡可能多地采用低泄漏高VT器件，以便減少總體設(shè)計(jì)泄漏。過去，多VT 技術(shù)用于ASIC 和 ASSP產(chǎn)品，現(xiàn)在則開始為FPGA供應(yīng)商所采用。

尺寸至關(guān)重要

在IC設(shè)計(jì)領(lǐng)域，鑒于成本和眾多其它原因，盡可能地減小芯片尺寸一直是業(yè)界關(guān)注的焦點(diǎn)；現(xiàn)在功耗又成為另一個(gè)目標(biāo)。芯片越小，靜態(tài)電源消耗越低。在滿足應(yīng)用的功能性及其它要求的前提下，選擇盡可能小的芯片便更易于達(dá)到功耗目標(biāo)。

在選擇FPGA時(shí)，還有一個(gè)因素也十分重要，就是必須盡可能對(duì) RAM、PLL和I/O 技術(shù)等資源的使用進(jìn)行優(yōu)化。在FPGA架構(gòu)的選擇中，還應(yīng)該考慮到FPGA的所有低功耗模式，以及其它動(dòng)態(tài)資源(如PLL、RC 振蕩器和 I/O組)的節(jié)能能力。例如，假設(shè)較低的參考電壓可節(jié)省系統(tǒng)功率，則選擇同時(shí)支持1.2V LVCMOS 和/或 1.5V LVCMOS標(biāo)準(zhǔn)的I/O產(chǎn)品，就可以既節(jié)省功耗又在必要時(shí)獲得更高的I/O電壓。

時(shí)鐘

FPGA的動(dòng)態(tài)電源主要消耗在邏輯資源和互連結(jié)構(gòu)等電容性元件的充放電活動(dòng)。某個(gè)資源元件i的動(dòng)態(tài)功耗可以利用下式建模：這里fi為開關(guān)頻率， Ci為電容性負(fù)載，Vi為該資源的電壓擺幅。充分考慮動(dòng)態(tài)功率方程中的每一項(xiàng)，便可以降低功耗。例如，在時(shí)鐘域可以決定設(shè)計(jì)的哪些部分需要快速時(shí)鐘或較慢時(shí)鐘。開關(guān)頻率fi是動(dòng)態(tài)功率方程的成分之一。由快速時(shí)鐘驅(qū)動(dòng)的邏輯相比由慢速時(shí)鐘驅(qū)動(dòng)的邏輯，開關(guān)更頻繁。設(shè)計(jì)人員知道邏輯的哪些部分需要快速時(shí)鐘，而哪些部分又可以運(yùn)行在較慢速度之下，因此可以按照時(shí)鐘所控制的功能予以劃分，從而節(jié)省功率。

一項(xiàng)設(shè)計(jì)的動(dòng)態(tài)功耗還隨布局布線而有很大變化。例如，如果兩個(gè)相連的功能性實(shí)體彼此靠得很近，兩者間的布線長度可能縮短，因此會(huì)減小網(wǎng)絡(luò)的電容性負(fù)載，致使功率降低。如今的FPGA開發(fā)軟件通常支持功率驅(qū)動(dòng)布線 (Power Driven Layout)，可以自動(dòng)實(shí)現(xiàn)這項(xiàng)功能，并能夠降低25%或更多的總體動(dòng)態(tài)功耗(實(shí)際數(shù)字取決于設(shè)計(jì)中的時(shí)鐘和網(wǎng)絡(luò)數(shù)目)。