基于FPGA的DDS設(shè)計

5 DDS的FPGA實現(xiàn)
FPGA即現(xiàn)場可編程門陣列，它是作為專用集成電路領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決定制電路的不足，又克服原有可編程器件門電路有限的缺點。本設(shè)計采用Altera公司的Cvclone：II型器件。在實現(xiàn)DDS功能的同時，還能利用其中集成的Nios軟核進行控制模塊設(shè)計，加強集成度，減少器件使用和簡化電路設(shè)計。
本設(shè)計的軟件開發(fā)環(huán)境為Altera公司的Quartus II和Nios II IDE。
5．1 QuartusⅡ下的DDS設(shè)計仿真
在Quartus II環(huán)境下利用VHDL語言對DDS內(nèi)的寄存器、累加器及波形存儲器進行設(shè)計及仿真，最后鏈接生成DDS模塊，如圖2所示。

在檢查編譯文件后對DDS模塊進行仿真，仿真圖如圖3所示。至此在FPGA內(nèi)已成功建立DDS模塊。根據(jù)所選用的具體器件內(nèi)部存儲量的不同，可以根據(jù)自身需要更改ROM有效地址位數(shù)和ROM存儲波形的有效位數(shù)以提高系統(tǒng)的雜散抑制能力。

5．2軟核的硬件定制和軟件設(shè)計
利用Quartus II內(nèi)的SOPC Builder工具完成Nios軟核內(nèi)的CPU、Memory、I／O口等所需硬件定制。同時在NiosⅡIDE環(huán)境下運用C語言完成軟核內(nèi)控制系統(tǒng)功能設(shè)計。

6 結(jié)束語
本文對直接數(shù)字頻率合成器結(jié)構(gòu)、工作原理及DDS雜散分析進行了較深入研究，并在理論研究的基礎(chǔ)上結(jié)合Ahera公司的CycloneII器件完成了DDS的設(shè)計和實現(xiàn)。同時利用CyclonelI器件內(nèi)的Nios軟核將DDS與控制系統(tǒng)模塊集成到一塊FPGA器件內(nèi)，簡化設(shè)計難度，減小電路復(fù)雜程度。