可實現快速鎖定的FPGA片內延時鎖相環(huán)設計
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針對這一問題，采用one-shot延時計算機制，即完成SHIFT階段后首先利用主延時鏈來計算反饋時OSDLL的特點是復用傳統(tǒng)DLL的延時鏈，one-shot譯碼邏輯相對簡單，沒有過多地增加硬件開銷，同時保持原DLL架構的優(yōu)點，在多頻段都能夠提高鎖定速度，頻率適應性強。與傳統(tǒng)DLL的鎖定時間比較，如圖6所示。圖6中縱坐標代表鎖定時間，橫坐標代表仿真頻率，百分數表示鎖定時間相差的比鐘上升沿和輸入時鐘上升沿之間的相位差值(假設有效沿是上升沿)，這個延時值以延時單元的數目來表征。將計算后的結果作為SYN邏輯中的可逆計數器0的初值，如圖2所示，經過譯碼后使得主延時鏈具有一個合理的延時初值。然后DLL進入SYN階段，按照上述的過程進行同步調整。由于大部分的相差在one-shot計算結果付給可逆計數器時已經消失，DLL只需經過很短的調整周期即可達到同步。這種結構的DLL，稱之為OSDLL。本文引用地址：http://2s4d.com/article/191707.htm
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本設計進行one-shot計算時復用主延時鏈，如圖5為one-shot結構，SHIFT階段完成后在one-shot控制邏輯的控制下首先將圖中的開關轉向1。主延時鏈取8個延時單元為一個one-shot延時計算單元，這樣可以簡化譯碼電路的規(guī)模，同時可以計算出一個合理的延時粗略值，達到硬件增加和功能實現的折中。one-shot工作時首先對主延時鏈進行復位。然后發(fā)出START信號，START信號上升沿同CLKFB同步，STOP信號上升沿同CLKIN同步，START(上升沿后為恒“1”)信號送入延時鏈的輸入端，每個延時計算單元的輸出端作為譯碼器的譯碼輸入，STOP為譯碼器的采樣信號。由于延時單元具有一定的延時值所以，STOP信號有效時，譯碼電路將采集到“11110…000”的一串譯碼輸入值。通過譯碼電路計算出其中“l(fā)”的個數，從而計算出兩時鐘沿之間的延時單元數目。將計算好的延時單元數目DELAY_NUM送入數字控制模塊的可逆計數器0，如圖2所示。開關轉向0，CLKIN輸入至延時鏈，啟動SYN階段，開始工作。例，可見在各個頻率段，OSDLL都能夠明顯的降低鎖定時間。
基于SMIC O．25 μm工藝，設計OSDLL測試芯片。OSDLL的工作頻率在20～200 MHz之間，工作電壓為2．5 V。圖7為版圖，圖8為版圖后仿真結果。
3 結束語
介紹了DLL架構和工作原理，并基于原DLL結構，加入快速鎖定one-shot模塊。新的DLL結構OSDLL在提高DLL鎖定速度的基礎上，沒有過多的增加硬件資源，保持了原DLL的時鐘綜合能力和抗抖動功能。在SMIC 0．25μm工藝下，設計完成OSDLL測試芯片，其工作頻率在20～200 MHz之間，鎖定時間比傳統(tǒng)架構大幅降低。OSDLL架構集成于FPGA芯片內，可有效地優(yōu)化設計時序，加強系統(tǒng)性能。
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