基于AVR和CPLD的高速數(shù)據(jù)采集系統(tǒng)

2．2 控制Flash存儲程序設計
4個Flash存儲器的流水線工作原理如圖2所示，對單獨的每一片F(xiàn)lash來說每一次存儲都是在上一次存儲過程中加載完成后進行，而對于由4片F(xiàn)lash存儲器組成的整個系統(tǒng)，它一直在加載存儲數(shù)據(jù)，這樣可以保證存儲速度大于采集速度，從而保證存儲過程中不會因單片F(xiàn)lash存儲速度慢而造成丟失數(shù)據(jù)。實現(xiàn)Flash存儲的主要程序：

在數(shù)據(jù)加載期間本系統(tǒng)應采用DMA傳輸控制方式，即：每當FIF0的半滿標志信號HF產(chǎn)生一次有效電平時，ATmegal62就啟動一次中斷，在中斷程序中，ATmegal62將產(chǎn)生NAND Flash命令和有效地址，以及啟動DMA控制器。一旦DMA控制器啟動，ATmegal62就將轉入后臺進行有效地址的運算等，從而參與數(shù)據(jù)傳輸過程，整個數(shù)據(jù)從FIFO到Flash存儲器的傳輸過程是由CPLD內部編寫的DMA控制器控制完成。啟動一次DMA控制器傳輸一頁2048個字節(jié)的數(shù)據(jù)，一次中斷完成16 K字節(jié)的傳輸。其示波器時序如圖6所示：第0，1，2，3通道是FIF0的讀數(shù)據(jù)時序波形，第4通道是Flash的寫通道時序波形。

3 結論
通過使用AVR和CPLD編程，設計實現(xiàn)了一種成本低且可實現(xiàn)10 Mb／s以上并行采集數(shù)據(jù)率的高速數(shù)據(jù)采集存儲系統(tǒng)。在分析MAXl308特性及轉換時序的基礎上，設計完成了A／D轉換器及其外圍電路，并通過調試可知時序穩(wěn)定。通過VHDL語言實現(xiàn)了采集模塊、控制與存儲模塊和Flash存儲功能。在完成硬件連接后調試，試驗結果顯示，該設計能夠實現(xiàn)低成本高速采集，多路同時采集速度大于10 Mb／s采集系統(tǒng)，具有一定的實用價值。