基于FPGA的高速數(shù)據(jù)采集系統(tǒng)設計
加入技術交流群
在數(shù)據(jù)加載期間本系統(tǒng)應用DMA傳輸控制方式，即：每當FIFO的半滿標志信號HF產(chǎn)生一次有效的電平時，處理器就啟動一次中斷，在中斷程序中，處理器將完成對Nandflash寫命令和地址，以及DMA控制器的啟動。一旦DMA控制器啟動，處理器就將轉入后臺進行有效地址的運算等而不參與數(shù)據(jù)傳輸過程，整個數(shù)據(jù)從FIFO到Nandilash存儲器的傳輸過程是由FPGA內(nèi)部編寫的DMA控制器控制完成。啟動一次DMA控制器傳輸一頁2048個字節(jié)的數(shù)據(jù)，一次中斷將完成16K字節(jié)的傳輸。應用DMA傳輸?shù)臅r序示波器波形圖如圖4所示：第0，1，2，3通道是FIFO的讀數(shù)據(jù)時序波形，第4通道是Nandflash的寫時序波形。一次DMA傳輸完成后，則處理器還要判斷當前頁是否為最后一頁第64頁，若不是最后一頁第64頁，則頁地址加1，繼續(xù)進行DMA傳輸采樣數(shù)據(jù)操作。如果當前頁為最后一頁第64頁，則判斷當前塊是否為本文件的最后一塊，若不是最后塊，則塊地址加1，再跟無效塊表對照判斷此塊是否為有效塊，若是則頁地址置0，繼續(xù)進行DMA傳輸采樣數(shù)據(jù)操作；若當前塊已是本文件的最后一塊，則本文件的采集數(shù)據(jù)操作完成即本次采集完成。本文引用地址：http://2s4d.com/article/191012.htm
4 結論
試驗結果表明，采集系統(tǒng)性能穩(wěn)定，采集速度能保持在10 Mb／s以上，符合設計要求。該系統(tǒng)對選用低成本、高速、可靠性采集的硬件設計具有實用價值。
評論