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基于CPLD的簡易數(shù)字頻率計的設計

作者: 時間:2011-12-22 來源:網(wǎng)絡 收藏

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在GW48系列SoPC/EDA實驗箱上下載、調(diào)試后,被測信號為fin為十進制,實驗箱上的顯示值為Dsp(H)。Dsp(H)為十六進制,Dsp(D)為十進制,Clk=1 Hz,通過從實驗箱上給出的頻率值來驗證,從表1可以看到顯示結果。

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從表1可以看出所顯示的結果與被測信號的頻率一致。從信號發(fā)生器中輸入測頻范圍內(nèi)的任意頻率也可驗證。
還可以改變控制信號即Clk的大小從而改變測量范圍,當Clk=64 Hz時,理論值為:
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把實驗箱上給出的頻率值做被測頻率,從表2可以看到顯示結果。
從表2可以看出所顯示的結果轉換后與被測信號的頻率一致。

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4 結語
采用此種方法設計的簡易簡單、直觀,測頻范圍隨時可根據(jù)用戶需要進行調(diào)整,占用的芯片資源較少,不失為一個很好的設計解決方案。由此可見,采用這種技術設計的數(shù)字電子系統(tǒng),大大減少了電路板的尺寸,同時增加了系統(tǒng)可靠性和設計靈活性。

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