基于FPGA與RS422的MⅢ總線(xiàn)轉(zhuǎn)換板的設(shè)計(jì)與實(shí)現(xiàn)

（2）MIII總線(xiàn)收發(fā)

MIII總線(xiàn)收發(fā)功能則獨(dú)立于Nios系統(tǒng)。它充分利用FPGA可靈活配置的特點(diǎn)，并用VerilogHDL語(yǔ)言實(shí)現(xiàn)MIII總線(xiàn)的實(shí)時(shí)性和可靠性要求較高的關(guān)鍵部分，然后模擬MIII總線(xiàn)的邏輯功能，最終實(shí)現(xiàn)MIII總線(xiàn)數(shù)據(jù)、地址的收發(fā)以及與Nios系統(tǒng)通過(guò)自定義的接口實(shí)現(xiàn)通訊。MIII總線(xiàn)的信號(hào)時(shí)序如圖4所示。

該轉(zhuǎn)換板的讀寫(xiě)時(shí)序可用VerilogHDL語(yǔ)言描述，然后采用有限狀態(tài)機(jī)實(shí)現(xiàn)上述操作，并用Quartus II進(jìn)行時(shí)序仿真，其仿真波形如圖5所示。

3.4 接口電平轉(zhuǎn)換電路

由于FPGA可編程器件的輸入/輸出電平通常是3.3 V，而對(duì)接MIII總線(xiàn)設(shè)備是OC門(mén)輸入/輸出。OC門(mén)又稱(chēng)集電極開(kāi)路電路，其內(nèi)部電壓為+5 V。所以，FPGA的輸入/輸出需要進(jìn)行兩次電壓轉(zhuǎn)換。

其中，第一次電壓轉(zhuǎn)換是把FPGA輸入/輸出電平的3.3 V轉(zhuǎn)換為5 V電平。由于數(shù)據(jù)信號(hào)是讀寫(xiě)雙向的，而地址和控制信號(hào)是單向的（由MIII總線(xiàn)發(fā)送到對(duì)接MIII總線(xiàn)設(shè)備），因此，其數(shù)據(jù)信號(hào)應(yīng)當(dāng)用74LS245芯片來(lái)進(jìn)行轉(zhuǎn)換，而地址和控制線(xiàn)則應(yīng)用74LS244芯片來(lái)轉(zhuǎn)換，其電路原理如圖6所示。

由于對(duì)接MIII總線(xiàn)設(shè)備內(nèi)部是OC門(mén)輸入/輸出，而且由于OC門(mén)電路的輸出管的集電極懸空，使用時(shí)需外接一個(gè)上拉電阻到電源。一般情況下，OC門(mén)會(huì)使用上拉電阻以輸出高電平，此外，為了加大輸出引腳的驅(qū)動(dòng)能力，選擇上拉電阻阻值的原則是降低功耗及芯片的灌電流能力應(yīng)當(dāng)足夠大，從而確保足夠的驅(qū)動(dòng)電流足夠小。其具體的電平轉(zhuǎn)換電路原理圖如圖7所示。

FPGA輸入/輸出的信號(hào)，經(jīng)過(guò)以上兩個(gè)步驟的電平轉(zhuǎn)換，就能符合MIII總線(xiàn)對(duì)接設(shè)備的輸入/輸出信號(hào)要求。至此，只需MIII總線(xiàn)轉(zhuǎn)換板輸入/輸出的地址、數(shù)據(jù)和控制信號(hào)按照MIII總線(xiàn)時(shí)序進(jìn)行收發(fā)，就可以實(shí)現(xiàn)MIII總線(xiàn)通信。

4 結(jié)束語(yǔ)

本文介紹了某型火控電子設(shè)備的專(zhuān)用數(shù)據(jù)通信總線(xiàn)（MIII總線(xiàn)）轉(zhuǎn)換板的設(shè)計(jì)方法，給出了MIII總線(xiàn)的總線(xiàn)通信功能。同時(shí)介紹了應(yīng)用F-PGA實(shí)現(xiàn)MIII總線(xiàn)部分電路的實(shí)現(xiàn)方法。事實(shí)上，利用FPGA可簡(jiǎn)化系統(tǒng)結(jié)構(gòu)，縮短設(shè)計(jì)周期，提高系統(tǒng)的性能和可擴(kuò)展性。目前，該轉(zhuǎn)換板經(jīng)過(guò)與某型火控電子設(shè)備聯(lián)調(diào)證明，其功能正常，工作穩(wěn)定，且已得到了用戶(hù)好評(píng)，收到了良好的社會(huì)和經(jīng)濟(jì)效益。