基于FPGA的空間電場(chǎng)信號(hào)采集系統(tǒng)設(shè)計(jì)

作者：時(shí)間：2012-12-25 來源：網(wǎng)絡(luò)

加入技術(shù)交流群
- 掃碼加入
  和技術(shù)大咖面對(duì)面交流
  海量資料庫查詢

1．3 電源模塊
該模塊為系統(tǒng)各個(gè)模塊提供輸出穩(wěn)定的電源。
FPGA供電電壓分為3部分，每個(gè)bank的電壓(VCCO)，參考電壓(VCCAUX)，內(nèi)核電壓(VCCINT)。XC3S500E芯片bank電壓為3．3 V，參考電壓為2．5 V，內(nèi)核電壓為1．2 V。電源模塊選用TI公司的TPS767D325和TPS62003兩款芯片，TPS767D325將供電電壓5 V轉(zhuǎn)換為3．3 V和2．5 V，提供給FPGA的bank電壓和參考電壓，而TPS62003則將二級(jí)電源3．3 V轉(zhuǎn)換成1．2 V，提供給內(nèi)核電壓。
1．4 FPGA控制器模塊
FPGA用來控制A／D采樣和同步422發(fā)送，F(xiàn)PGA采用的是Xilinx公司Spartan-3E系列的XC3SS00E芯片，它大約有500 k個(gè)門，10 476個(gè)等效邏輯單元，73 Kb的分布式RAM，360 Kb的塊RAM，4個(gè)數(shù)字時(shí)鐘管理單元，232個(gè)I／O引腳，92個(gè)差分I／O引腳。外圍電路較為簡(jiǎn)單，全局時(shí)鐘從GCLK引腳進(jìn)入FPGA，保證了系統(tǒng)的可靠性。
XC3S500E芯片的配置芯片選用XCF04，容量為4 Mb，3．3 V的核電壓，擁有串行配置接口。

2 FPGA程序設(shè)計(jì)
FPGA程序采用Verilog語言編寫，主要分為三部分的代碼：A／D控制程序、例化FIR的IP核產(chǎn)生數(shù)字濾波器、同步422發(fā)送程序。FPGA內(nèi)部的工作流程圖如圖2所示。

本文引用地址：http://2s4d.com/article/189721.htm

2．1 FPGA對(duì)AD1610采樣的控制
當(dāng)不使用ADS1610的時(shí)候，可以把nPD引腳置低，這樣就關(guān)掉了ADS1610的電源，在設(shè)計(jì)中將nPD引腳置高。ADS1610為并行數(shù)據(jù)傳輸，在數(shù)據(jù)準(zhǔn)備就緒之后，需要保持時(shí)間來確保上一組數(shù)據(jù)有效，經(jīng)過建立時(shí)間之后開始接收下一組數(shù)據(jù)，時(shí)序圖如圖3所示。

引腳nSYNC可以用來同步多片．ADS1610，單片設(shè)計(jì)時(shí)為復(fù)位引腳，這里設(shè)計(jì)不采用多片同步，將nSYNC置低時(shí)，ADS1610是異步復(fù)位的。當(dāng)復(fù)位的時(shí)候，所有的數(shù)字電路清零，16位輸出引腳DOUT[15：0]被全部置為低，而數(shù)據(jù)就緒引腳nDRDY被置為高。在程序的設(shè)計(jì)中，nSYNC在時(shí)鐘信號(hào)的下降沿拉高，則nDRDY在接下來的第二個(gè)時(shí)鐘上升沿拉低。