短波擴頻猝發(fā)通信系統(tǒng)的DSP+FPGA實現(xiàn)方案

TMS320VC5509和TMS320VC33的互通

本方案采用的是用DSP串口來實現(xiàn)TMS320VC5509和TMS320VC33之間的通信。由于TMS320VC5509的多通道緩沖串口遠(yuǎn)比TMS320VC33的串行口功能強大，設(shè)置靈活，所以在設(shè)計的時候我們就考慮將TMS320VC5509的串口設(shè)為主方，TMS320VC33的串口設(shè)為從方，連接圖如圖4所示。

將TMS320VC5509內(nèi)部采樣速率發(fā)生器的輸入?yún)⒖紩r鐘設(shè)置為CPU時鐘，通過對CPU時鐘的分頻來得到串口移位時鐘和幀同步信號，并由TMS320VC5509提供收發(fā)雙方的移位時鐘，而幀同步信號則由發(fā)送方提供。同時將TMS320VC33設(shè)置為標(biāo)準(zhǔn)模式、固定速率的工作方式，與TMS320VC5509的串口匹配。通過雙方設(shè)置可以進(jìn)行每幀16bit或32bit的傳輸。這樣雙方DSP可以通過握手，采用中斷或查詢方式來進(jìn)行數(shù)據(jù)的高速收發(fā)，并且還可以靈活地對雙方串口的工作方式進(jìn)行改進(jìn)。

下面給出TMS320VC5509多通道緩沖串口及TMS320VC33串行口通信的關(guān)鍵程序段。

TMS320V

C5509多通道緩沖串口初始化程序:

MOV #0x0000，PORT(#SPCR2_1) ;采用多通道緩沖模式

MOV #0x0000，PORT(#SPCR1_1)

MOV #0x0040，PORT(#RCR1_1) ;接收每幀1個階段,每階段1個字，字長

MOV #0X0001，PORT(#RCR2_1) ;16比特，不壓擴，1比特延遲

MOV #0x0040，PORT(#XCR1_1) ;發(fā)送每幀1個階段,每階段1個字，字長

MOV #0X0001，PORT(#XCR2_1) ;16比特，不壓擴，1比特延遲

MOV #0x0003，PORT(#SRGR1_1) ;脈寬1個clkr/x，clkr/x為4分頻(最大)

MOV #0x200f，PORT(#SRGR2_1)

MOV #0x0B00，PORT(#PCR1) ; fsr設(shè)為輸入

MOV #0x0040，PORT(#SPCR2_1) ;GRST=1，啟動采樣速率發(fā)生器

MOV #0x00c0，PORT(#SPCR2_1) ;FRST=1，啟動幀同步

MOV #0x00c1，PORT(#SPCR2_1) ;XRST=1，啟動發(fā)送器

MOV #0x0001，PORT(#SPCR1_1) ;RRST=1，啟動接收器

TMS320VC33串行口初始化程序：

LDI @p0_addr，ar0 ;p0_addr=808040h 總體控制寄存器

LDI 331h，r1 　;FSX/DX 設(shè)定為輸出 CLKX設(shè)定為輸入

STI r1，*+ar0(2) ;FSX/DX/CLKX串口控制寄存器

LDI 111h，r1 　;FSR/DR/CLKR設(shè)定為輸入

STI r1，*+ar0(3) ;FSR/DR/CLKR串口控制寄存器

LDI @p0_global，r1 ;00e940004h 固定速率 標(biāo)準(zhǔn)模式 16bit 　　STI r1，*ar0

LDI @buff_rec，ar7 ;接收緩沖區(qū)

LDI 020h，ie ;CPU串行端口0接收中斷啟用

STIR1，*+AR0(8)　;AR0指向串行端口總體控制寄存器(00808040h)

結(jié)束語

現(xiàn)代通信技術(shù)和超大規(guī)模集成電路以及高速信號處理器的高速發(fā)展，使得短波猝發(fā)擴頻通信在軍事通信中極具潛力。本文給出了一種DS-QPSK短波擴頻猝發(fā)通信的系統(tǒng)實現(xiàn)方案，并運用TMS320VC33、TMS320VC5509和ALTERA公司的Cyclone系列FPGA構(gòu)建的硬件平臺進(jìn)行了DSP+FPGA的混合硬件實現(xiàn)，得到的系統(tǒng)性能已達(dá)到預(yù)期的要求，實現(xiàn)了數(shù)據(jù)的有效實時處理。