增量式編譯QIC大幅縮短FPGA編譯時間

從前面分區(qū)的性質(zhì)和特點可以看出，對包含多個功能模塊的多層次復雜設計，可以有許多種設置分區(qū)的方案。但需要注意的是：不是任何一種分區(qū)方案都能帶來編譯時間的節(jié)約，惡劣的設計分區(qū)甚至能夠導致編譯失敗!如何得到高效合理的設計分區(qū)呢?我們需要遵從以下原則：

a. 不要創(chuàng)建太多的分區(qū)，一般性的設計建議分區(qū)的數(shù)量控制在4~8個之間;

b. 不要創(chuàng)建太小的分區(qū)，一般建議不要小于1000個LE或者ALM;

c. 外設接口邏輯和內(nèi)核處理邏輯放到不同的設計分區(qū);

d. 相同或相近功能的外設接口，如果管腳位置相鄰，可以放在同一個分區(qū)，否則創(chuàng)建不同的設計分區(qū);

e. 不同的分區(qū)方案中，分區(qū)之間的聯(lián)接少的方案更優(yōu)。

針對QIC優(yōu)化代碼

除了分區(qū)方案，設計代碼也對QIC的性能有直接的影響，需要設計者針對QIC做一些特定的代碼優(yōu)化。優(yōu)化主要有兩方面，一方面是升級所使用的Megacore IP到最新的版本;另一方面則是一些更嚴格的編碼規(guī)則。

之所以建議升級Megacore IP到最新的版本，這是由于QIC增量式編譯常常需要調(diào)用Megacore IP的一些特性來支持一些特定操作，而這些特性通常在較新的版本中才能得到比較好的支持，而且隨著QIC的成熟不斷改進。筆者就曾經(jīng)在一個嘗試使用QIC的項目中，發(fā)現(xiàn)客戶的設計繼承了一部分老項目中的代碼，其中包含好幾個Quartus 9.1版本的DDR EMIF控制器，占了整個設計使用資源的20%左右。當說服客戶把這幾個控制器升級到當時最新的Quartus 11版本，發(fā)現(xiàn)QIC所能節(jié)約的編譯時間增加了近1個小時，大約15%的整體編譯時間。

之所以QIC要求遵從更嚴格的編碼規(guī)則，這是由于Quartus在有分區(qū)存在的時候，是不對跨越分區(qū)邊界的邏輯進行綜合優(yōu)化，一些在Flat compilation中可以被軟件優(yōu)化掉的不良代碼，在QIC的流程中會造成嚴重的影響。這些嚴格的編碼規(guī)則包括：

不要在底層分區(qū)邊界上使用三態(tài)信號和雙向端口;

Altera器件中，只有在器件的輸出管腳上才能實現(xiàn)真正的三態(tài)信號，在器件內(nèi)部，三態(tài)驅動是依靠多路器邏輯模擬實現(xiàn)，這兩點往往要求跨層的編譯優(yōu)化，而這在增量式編譯流程中是做不到的，會導致編譯失敗。只有一種情形例外，就是內(nèi)部三態(tài)邏輯所涉及的所有信號都在同一個底層分區(qū)中，Quartus可以依靠多路器邏輯模擬此三態(tài)邏輯。雙向端口也類似，只有在此雙向邏輯所涉及的所有信號都在一個底層分區(qū)中，QIC才能正常進行。

分區(qū)的輸入輸出最好都通過寄存器實現(xiàn)，資源有限的情況下至少保證跨分區(qū)的連接中的一端是寄存器(reg-in或者reg-out);

雖然這一規(guī)則有一定的實現(xiàn)難度，但它可以避免在使用增量式編譯流程的時候，那些跨分區(qū)邊界的信號的延遲出現(xiàn)大的惡化。如果不能實現(xiàn)這一規(guī)則，跨分區(qū)連接的兩端有可能都是組合邏輯。在Flat Compilation中，這兩組組合邏輯會被綜合優(yōu)化到一起來布局布線，時序容易滿足;但在是增量式編譯中，由于不能跨區(qū)優(yōu)化，這2組組合邏輯的分別布局布線，那穿過這兩組邏輯的路徑延遲將有可能變得很長，出現(xiàn)時序違背。

避免不包含任何處理邏輯的信號環(huán)路穿越分區(qū)邊界;

也是由于不能跨區(qū)優(yōu)化，這樣的信號環(huán)在Flat Compilation中可以被優(yōu)化消除掉，在增量式編譯中就不能消除，浪費資源。

避免跨分區(qū)的常量信號

類似C，跨區(qū)的常量信號不能在目的端分區(qū)中直接實現(xiàn)(“0”連接地層，“1”連接電源層)，而必須占用走線資源實現(xiàn)。

關注相關報告信息

使用QIC時，Quartus中會產(chǎn)生很多QIC專有的消息，因此在編譯報告中也增加一些新的章節(jié)。這些報告章節(jié)，對我們了解QIC的運行情況有直接的幫助，尤其是當一些異常情況出現(xiàn)，往往需要我們通過閱讀這些報告章節(jié)來進行調(diào)試。比較重要的報告有：

a. Partition Merge report

分區(qū)合并的報告章節(jié)如下圖所示，分別提供在這個階段網(wǎng)表的使用情況(netlist Types Used)，各個分區(qū)的綜合警告信息(Partition Warning)和綜合后各類資源使用情況(Partition Statistics)。

b. Incremental compilation section in Fitter report

在Fitter報告中，也增加了增量式編譯的章節(jié)。其中，Incremental Compilation Preservation Summary匯總了設計中被保留的布局和布線比例;Incremental Compilation Partition setting 說明了設計中所有分區(qū)的創(chuàng)建方式和網(wǎng)表的保留級別(Preservation level);Incremental Compilation Placement Preservation給出了每一個分區(qū)中節(jié)點保留的信息;Incremental Compilation Routing Preservation則是每個分區(qū)中布線保留的信息。

c. Design partition window

這個窗口默認是不在Quartus 界面中顯示的，用戶需要通過Quartus菜單欄“Assignments”->”Design partition window”打開這個窗口。這個窗口給出可配置分區(qū)的當前設置及各個網(wǎng)表文件的時間戳信息，并且可以在此窗口中快速修改分區(qū)使用的網(wǎng)表類型(Netlist Type)和Fitter網(wǎng)表的保留級別(Fitter Preservation Level)。

結束語

在本文中，向大家介紹了增量式編譯的原理、過程和一些性能表現(xiàn)，同時給出了使用QIC需要注意的一些指導原則。華為、中興等客戶的多個項目實踐已經(jīng)證明QIC是一個可以用來解決大容量FPGA設計編譯時間太長的有效手段。增量式編譯QIC，值得您去嘗試!