如何快速解決隔離FPGA設(shè)計(jì)中的錯(cuò)誤

端口不匹配

設(shè)計(jì)包含公司內(nèi)外部提供的文件。在設(shè)計(jì)中進(jìn)行IP實(shí)例化或預(yù)驗(yàn)證分級(jí)模塊時(shí)，經(jīng)常會(huì)出現(xiàn)“端口不匹配”錯(cuò)誤，而且難以檢測(cè)，特別是出現(xiàn)在混合語(yǔ)言設(shè)計(jì)中更是如此。舉例來(lái)說(shuō)，如果頂層VHDL實(shí)體“Top”實(shí)例化Verilog模塊“sub”，那么頂層VHDL聲明sub有4位端口，而實(shí)際Verilog模塊只有3位端口。就Synplify Premier軟件而言，會(huì)立即將其標(biāo)記為不匹配，并在單獨(dú)的日志報(bào)告中通過超級(jí)鏈接引用該錯(cuò)誤。

視圖work.sub.syn_black_box和視圖work.sub.verilog之間的接口不匹配

細(xì)節(jié)：

========

源視圖work.sub.syn_black_box中的以下位端口在目標(biāo)視圖work.sub.verilog中不存在。

=======================================

Bit Port in1[4]

Bit Port in2[4]

Bit Port dout[4]

多級(jí)層次中，如何將不匹配問題追蹤到問題模塊的RTL定義呢?工具應(yīng)以某種方式給所有模塊實(shí)例打標(biāo)簽，比方說(shuō)采用orig_inst_of屬性。屬性的值包括模塊的原始RTL名稱，可方便地檢索至RTL.例如，假設(shè)sub_3s導(dǎo)致端口不匹配錯(cuò)誤，那么我們就能用以下TCL命令找回RTL模塊的原始名稱“sub”：get_prop -prop orig_inst_of {v：sub_3s}返回值為“sub”。

約束的清除

指定充足且正確的約束將影響到結(jié)果質(zhì)量和功能。約束聲明通常應(yīng)包括三個(gè)元素：主時(shí)鐘和時(shí)鐘組定義、異步時(shí)鐘聲明、錯(cuò)誤和多循環(huán)路徑聲明。

進(jìn)行綜合之前檢查約束是一個(gè)很好的方法。提供約束查看器的工具能發(fā)現(xiàn)語(yǔ)法錯(cuò)誤并分析時(shí)序約束和實(shí)例名稱是否適用，警示問題所在。比方說(shuō)，它會(huì)報(bào)告通配符擴(kuò)展后約束如何應(yīng)用以及在定義時(shí)鐘約束后產(chǎn)生的時(shí)鐘關(guān)系。它會(huì)標(biāo)出那些由于參數(shù)或?qū)ο箢愋蜔o(wú)效或不存在而未被應(yīng)用的時(shí)序約束。

進(jìn)行綜合之前，在Synplify Pro/Premier軟件中生成名為projectName_cck.rpt的約束檢查器報(bào)告：

Synplify Pro/Premier GUI：Run -> Constraint check

或采用TCL命令：project -run constraint_check

注意，要避免潛在的MetA不穩(wěn)定性，應(yīng)運(yùn)行“異步時(shí)鐘報(bào)告”，提醒您注意那些在一個(gè)時(shí)鐘域啟動(dòng)而在另一個(gè)時(shí)鐘域中結(jié)束的路徑。

在Synplify Pro/Premier軟件中生成時(shí)鐘同步報(bào)告projectName_async_clk.rpt.csv：

Synplify Pro/Premier GUI：Analysis->Timing Analyst并選擇Generate Asynchronous Clock Report選項(xiàng)。

采用TCL命令：set_option -reporting_async_clock

正確的方法是確保您充分且全面地對(duì)設(shè)計(jì)進(jìn)行約束，而且不會(huì)過度約束(過度會(huì)導(dǎo)致運(yùn)行時(shí)間延長(zhǎng)，生成關(guān)鍵路徑錯(cuò)誤報(bào)告)。確保您已完全指定多周期和錯(cuò)誤路徑，并且已為得到的時(shí)鐘設(shè)置了約束(set_multicycle_path，set_false_path)。

縮短調(diào)試時(shí)間

實(shí)施潛在的RTL或約束故障解決方案可能需要好幾個(gè)小時(shí)才能看出結(jié)果。我們來(lái)看看如何利用分級(jí)“分治法”設(shè)計(jì)方法和“錯(cuò)誤繼續(xù)”功能在單次綜合迭代中發(fā)現(xiàn)多個(gè)錯(cuò)誤，從而減少迭代次數(shù)。

為縮短運(yùn)行時(shí)間，模塊化流程必不可少。這種流程支持設(shè)計(jì)保存，能鎖定已經(jīng)證明有效的設(shè)計(jì)部分。支持模塊化流程的工具能幫助您在進(jìn)行綜合前創(chuàng)建RTL分區(qū)，也就是編譯點(diǎn)。一些軟件還能幫助設(shè)計(jì)人員將有故障的設(shè)計(jì)部分變成黑盒子，徹底將該部分導(dǎo)出并作為獨(dú)立的設(shè)計(jì)子項(xiàng)目進(jìn)行再加工。一旦解決問題，子項(xiàng)目還能夠以網(wǎng)表形式通過自下而上的流程或用作為RTL通過自上而下的流程整合回原設(shè)計(jì)，甚至還能綜合利用自上而下和自下而上兩種流程。

要集成和調(diào)試大型設(shè)計(jì)，應(yīng)盡早在設(shè)計(jì)進(jìn)程中發(fā)現(xiàn)錯(cuò)誤的說(shuō)明。舉例來(lái)說(shuō)，“錯(cuò)誤繼續(xù)”功能可提供涉及每個(gè)綜合通過信息的組合錯(cuò)誤報(bào)告。“錯(cuò)誤繼續(xù)”能容許非致命的非語(yǔ)法HDL編譯問題和某些映射錯(cuò)誤，因此設(shè)計(jì)人員可在每次綜合迭代中分析并完成盡可能多的設(shè)計(jì)內(nèi)容。為了在帶有SynplifyPro/Premier GUI的Synplify Premier軟件中調(diào)用“錯(cuò)誤繼續(xù)”功能，應(yīng)啟用項(xiàng)目視圖左側(cè)的Continue-on-Error選項(xiàng)。

在TCL中：set_option–continue_on_error 1

用屬性is_error_blackbox=1標(biāo)記故障模塊和帶接口錯(cuò)誤的實(shí)例父模塊，如圖3所示。

用TCL找到所有“故障實(shí)例”：

c_list[find -hier -inst * -filter

@is_error_blackbox==1]

用TCL列出所有“故障模塊”：

get_prop -prop inst_of[find -hier -inst

* -filter @is_error_blackbox==1]

要查看將被關(guān)入黑盒子或?qū)С龅墓收夏K，請(qǐng)查找HDLAnalyst RTL視圖中的紅色塊(圖3)。