Sobel邊緣檢測的FPGA實現(xiàn)

可編程乘加器altmult_and可以接收多組數(shù)據(jù)輸入，各組數(shù)據(jù)相乘后相加或相減作為結(jié)果輸出。而且altmult_add在使用時可以根據(jù)需要設(shè)置乘法器個數(shù)、輸入／輸出數(shù)據(jù)格式、流水線控制時鐘等參數(shù)，同時它還支持輸入數(shù)據(jù)內(nèi)部移位功能。
使用可編程多路并行加法器parallel_add模塊時，用戶可以自由設(shè)計輸入數(shù)據(jù)位寬，累加數(shù)據(jù)個數(shù)，定義累加輸入數(shù)據(jù)類型，模塊最終自動生成適當(dāng)位寬的數(shù)據(jù)輸出。而且使用parallel_add模塊做加法運(yùn)算時，可以通過指定時鐘延時以實現(xiàn)流水線設(shè)計，從而改善電路的性能，提高整個系統(tǒng)的工作頻率。
圖6為實現(xiàn)梯度計算而定制的altmult_add0模塊，該乘加器包含3個乘法器，1個加法器而且為了改善電路的性能和提高系統(tǒng)的工作頻率，在該模塊中使用了寄存器。同時由于該模塊使用了數(shù)據(jù)的內(nèi)部移位功能，當(dāng)某行的圖像數(shù)據(jù)從dataa_0[7：0]依次輸入時，經(jīng)過3個時鐘周期后，相鄰的3個數(shù)據(jù)分別與固定的模板系數(shù)datab_0，datab_1，datab_2相乘，并將結(jié)果送給加法器完成加法運(yùn)算。當(dāng)采用三個這樣類似的altmult_add模塊并聯(lián)時，便可實現(xiàn)卷積運(yùn)算，而當(dāng)卷積模板采用Sobel算子時，就可以獲得像素點(diǎn)的水平梯度和垂直梯度。

在獲得Gx和Gy后，還要通過公式才可以計算出對應(yīng)像素點(diǎn)的梯度值。設(shè)計中可以使用QuartusⅡ提供的lpm_abs宏功能模塊完成絕對值的計算。

圖7為3×3圖像區(qū)域，圖8是基于altmult_add模塊、parallel_add模塊和lpm_abs模塊構(gòu)建的梯度計算模塊對進(jìn)行Sobel算子處理的QuartusⅡ仿真結(jié)果。由于采用了流水線設(shè)計，在第7個時鐘的上升沿從Gx端，Gy端分別輸出有效的x方向和y方向梯度值，并在第9個時鐘的上升沿從Gf端輸出圖7的中心像素點(diǎn)的梯度，這個仿真結(jié)果與利用公式計算出的梯度值完全相同。

3 仿真結(jié)果
為了更加直觀地驗證該系統(tǒng)的邊緣檢測效果，在系統(tǒng)功能驗證時采用Matlab和Modelsim進(jìn)行混合仿真，仿真結(jié)果如圖9所示。圖9(a)為一幅256×256的原始圖像，圖9(b)為設(shè)定門限T為125的Matlab程序?qū)υ紙D像的Sobel邊緣檢測結(jié)果。圖9(c)為該設(shè)計的Sobel邊緣檢測結(jié)果。比較圖9(b)和圖9(c)，可以看出該設(shè)計得到的結(jié)果幾乎與Matlab的仿真結(jié)果完全一樣，即該設(shè)計取得了很好的邊緣檢測效果。

4 結(jié) 語
該設(shè)計利用QuartusⅡ軟件提供的可編程乘加器altmult_add模塊、可編程多路并行加法器parallel_add模塊和絕對值計算模塊lpm_abs，及使用VerilogHDL設(shè)計的門限處理模塊和其他相應(yīng)的控制模塊，完成基于FPGA的Sobel邊緣檢測的硬件設(shè)計。該方法既避免了自己編寫大量程序代碼的繁瑣，又獲得很好的綜合和實現(xiàn)結(jié)果。最后通過與Matlab的仿真結(jié)果相比較證明了本設(shè)計可以有效地實現(xiàn)Sobel邊緣檢測。