基于CPLD的異步ASI/SDI信號電復接光傳輸設備的設計
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圖4 時鐘恢復部分電路處理過程
解碼部分電路處理過程由圖5所示。通過圖5可以看到，由時鐘恢復芯片恢復出來的串行時鐘和串行數(shù)據(jù)輸入到解碼芯片，通過串/并轉換后輸出10位并行數(shù)據(jù)和27M的并行時鐘，以備下面FIFO電路的時鐘調整使用。具體各個工作模式下信號的時序圖見圖6。
圖5 解碼部分電路處理過程
圖6 各模式信號時序圖
FIFO部分電路處理過程如圖7所示。其中讀時鐘使用編碼電路恢復出來的27M并行時鐘，寫時鐘使用本地的27M時鐘，通過調整實現(xiàn)經過FIFO的10位并行信號與本地時鐘同步，為接下來輸入到CPLD進行電復接做好準備。CPLD的電復接部分程序如下，其中2BP-S為復接程序，2BS-P為解復接程序。
圖7 FIFO部分電路處理過程
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