基于流水線加法器的數字相關器設計
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除此之外，此模型還存在消耗FPGA內部大量乘法器資源的缺點，實際上，數字相關器的每一階所進行的采樣數據流同本地碼相乘操作其產生的數據結果并無實際物理意義，而有意義的僅是相乘之后符號，它直接決定了輸入碼流同本地碼匹配的結果。本文引用地址：http://2s4d.com/article/187762.htm
由表1可見乘法器符號輸出的結果實際上是同或運算，即：相同為正，不同為負。因此以乘法器作為相關器符號判決器效率并不高，而且浪費了大量的乘法器資源，完全可以通過組合邏輯判決得到相同的結果。
2 流水線型數字相關器模型
針對全加器型數字相關器的不足，建立基于流水線和符號判決的全新相關器模型，如圖2所示。
3 信號處理流程
基于流水線加法器的數字相關器，其信號處理過程可分5個組成部分，即：數據擴位、補碼變換、抽取判決、流水延遲和累加傳遞。
3．1 數據擴位
相關器的設計必須要考慮到數據累加所產生的最大結果，它決定了相關器數據移位寄存器的位寬，無論是全加器型的還是流水型的數字相關器必須對輸入數據采取擴位處理。例如：一個32階8 b輸入位寬數字相關器，當輸入補碼數據流連續(xù)的32個碼元與本地碼符號一一對應，同時每個輸入碼元的數據絕對值均達到最大值127則累加的結果是25×127，即：數據由8 b擴大到13 b，如果相關器所采用的擴頻碼位數不是2n也以2n計算。通過上述分析可以得到一個相關器數據寄存器位寬公式：
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