12位A/D轉換器ADS7864在電網諧波分析儀中的應用分
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3 工作及控制模式
與MAXl97不同，ADS7864不采用寄存器進行轉換控制，而是完全依靠外部引腳進行控制，雖然控制比較簡單，但是卻需占用部分硬件資源。
(1)A/D轉換的啟動
ADS7864的轉換啟動控制使用HOLDx引腳(HOLDA、HOLDB、HOLDC)，將一個或者所有的HOLDx信號拉低，則相應通道x的輸入數(shù)據(jù)立即被置為保持模式，通道x的轉換隨即開始。如果其他通道已處于保持模式但還沒有開始轉換，通道x的轉換則需列隊等候直到上一輪轉換完成為止。如果在一個時鐘周期內不止一個通道進入保持模式，并且HOLDA也是被觸發(fā)的保持信號時，通道A將首先開始轉換，接著是通道B，最后是通道C。一旦某個特定的保持信號變?yōu)榈?，其隨后的脈沖將被忽略，直到這次轉換完成或器件復位。
在轉換完成時(BUSY信號變高)，采樣開關將關閉并且對選擇的通道進行采樣。延遲隨后的轉換，以便對ADS7864的輸入電容完全充電。延遲時間取決于驅動放大器，但應該至少有175 ns。
(2)轉換結果的讀取
ADS7864有3種不同的數(shù)據(jù)輸出模式，用A2、A1和A0引腳選擇。如表2所列。
本文引用地址：http://2s4d.com/article/185806.htm
第一種是地址模式，在(A2 Al A0)=從000到101時，可以直接對特定的通道尋址。該通道的地址在RD的下降沿之前應保持至少10 ns，并且只要RD為低就不能改變。
第二種是循環(huán)模式，在(A2 A1 AO)=110時，接口以循環(huán)模式工作。此時，數(shù)據(jù)在第一個RD信號時從通道AO讀取，接著是通道A1，隨后是B0、B1、CO，最后是Cl(再次讀取A0之前)。在一個復位信號之后或者對器件上電之后，通道A0的數(shù)據(jù)首先輸出。
第三種是FIFO模式，在(A2 A1 A0)=11l時，該模式中，先讀取首先被轉換的數(shù)據(jù)。此時，如果某個特定的通道最受關注、轉換較頻繁(例如，獲取特定通道的歷史記錄)，則每個通道就有3個輸出寄存器用于存儲數(shù)據(jù)。
ADS7864的輸出為16位，12位輸出數(shù)據(jù)存儲于DBll(最高有效位)到DB0(最低有效位)。當DBll～DB0輸出有效數(shù)據(jù)時，DBl5為l。這點對于FIFO模式非常重要。在DBl5變?yōu)镺之前可以讀取有效數(shù)據(jù)。DBl4、DBl3、DBl2輸出通道地址，其具體信息與表2中A2、A1、AO的地址設置相對應。
為了增加設計的靈活性，ADS7864支持不同寬度的數(shù)據(jù)總線。當數(shù)據(jù)寬度控制端BYTE被置為高電平時，ADS7864的16位數(shù)據(jù)輸出端直接與16位數(shù)據(jù)總線相連；當BYTE端被置為低電平時，可以與8位數(shù)據(jù)總線連接，在第一個RD信號時低8位數(shù)據(jù)在輸出引腳DB7到DB0上讀取，第二個RD信號時則讀取高8位數(shù)據(jù)。
4 在電網諧波分析儀中的應用
電網諧波分析需要采集的數(shù)據(jù)包括三相線路的電壓、電流共6個量(對于每條輸電線路)，在以往的開發(fā)過程中，采用MAXl97進行數(shù)據(jù)采集，但是MAXl97不具備多通道同時采樣保持功能，在轉換時不能保證6個模擬量采樣時間的一致性，影響了諧波分析的準確性。
在諧波分析儀的設計中，使用了TI公司的定點數(shù)字信號處理器TMS320F206(采用20 MHz有源晶體振蕩器作為外部時鐘)進行數(shù)據(jù)采集控制和分析，由于DSP需要對采樣數(shù)據(jù)進行每周期64點的連續(xù)FFT變換，運算比較復雜，所以最理想的采樣數(shù)據(jù)位數(shù)應該為12位，留出4位作為運算時的溢出保護位，而不需要在軟件設計過程中頻繁地進行歸一化處理。由于12位精度的ADS7864具有6通道同時保持放大、適中的轉換速率與精度以及雙極性輸入等特點，非常適用于電網諧波分析儀的數(shù)據(jù)采集。TMS320F206(以下簡稱F206)與ADS7864的接口示意圖如圖3所示。
在許多相關文獻中，為保證DSP運行速度與A/D轉換器響應速度相匹配，往往采用片內I/O口與A/D轉換器接口，依靠軟件實現(xiàn)A/D轉換器的片選(CS)與數(shù)據(jù)讀取控制(RD)，這種方式雖然可保證操作的可靠性，但同時也占用了DSP上的I/O口資源，而且具有接口連接的A/D轉換器數(shù)量非常有限。
經過仔細分析，在電網諧波分析儀的硬件設計中F206與ADS7864仍然采用了傳統(tǒng)的地址譯碼片選的接口方式，將F206的I/O空間選擇端IS與地址線ADl2～ADl5先輸入可編程邏輯器件GAL22V10，再輸出片選信號CS。F206的RD端直接與ADS7864的讀數(shù)據(jù)控制端RD端連接。
由于F206外部數(shù)據(jù)總線為16位，可將ADS7864的輸出數(shù)據(jù)寬度控制端BYTE接地，16位輸出直接與F206的數(shù)據(jù)總線相連。
由于在電網諧波分析中要求同時對三相電壓、電流信號進行采樣，所以ADS7864的采樣保持啟動控制端HOLDA、HOLDB、HOLDC直接與F206的I01端連接，當I01輸出低電平時，同時啟動三組6路信號的采樣保持并進行轉換。
在諧波分析儀的設計中，ADS7864的數(shù)據(jù)讀取采用地址模式，每次轉換結束后，由ADS7864的BUSY端通過反相器向F206的INT2端發(fā)出中斷信號，完成一次6路信號的采樣轉換共響應3次中斷，在每次中斷服務程序中讀取相應地址的轉換數(shù)據(jù)。
5 結束語
根據(jù)筆者長期的設計體會，在DSP與A/D轉換器接口的硬件與軟件設計過程中，有幾個帶有共性的問題需要引起足夠的重視：
(1)地址建立時間對接口的影響
在微處理器系統(tǒng)中為保證正確讀取數(shù)據(jù)，在讀數(shù)據(jù)控制信號RD有效前，需要提前建立地址總線信號，這一時間稱為地址建立時間。在40 MHz主頻時，F(xiàn)206的地址建立時間最小值為8.5 ns，而ADS7864要求的地址建立時間至少為10 ns(使用8MHz外部時鐘時，下同)。顯然，由于地址建立時間的約束，F(xiàn)206在40 MHz主頻時不能采用傳統(tǒng)的地址譯碼片選方式與ADS7864接口，為保證時序的要求，必須使用I/0口。
當F206工作在20 MHz主頻時，地址建立時間為2l ns，則可以采用傳統(tǒng)的地址譯碼片選方式與ADS7864接口，這也是本文實際應用的接口方式。
(2)數(shù)據(jù)建立時間對接口的影響
為保證微處理器可靠地讀取數(shù)據(jù)，在距讀數(shù)據(jù)控制信號RD上升沿一段時間時，數(shù)據(jù)就應穩(wěn)定地出現(xiàn)在數(shù)據(jù)總線上，這一時間稱為數(shù)據(jù)建立時間。在ADS7864中，要求讀數(shù)據(jù)控制信號RD和片選信號CS在輸出數(shù)據(jù)有效前必須保持低電平至少30 ns，但是當工作在20 MHz主頻時，F(xiàn)206的讀數(shù)據(jù)控制信號RD所能提供的數(shù)據(jù)建立時間在20 MHz主潁時最少為30 ns，顯然是不能可靠滿足要求的，必須使用F206的軟件狀態(tài)等待發(fā)生器來產生等待信號以讀取數(shù)據(jù)。
綜上所述，在DSP與A/D轉換器的接口設計中，只要仔細分析并充分考慮DSP運行速度與A/D轉換器響應時間之間的關系，并充分發(fā)揮DSP上軟件等待狀態(tài)發(fā)生器的作用，完全可以采用傳統(tǒng)的地址譯碼片選方式實現(xiàn)DSP與A/D轉換器之間的可靠接口，從而節(jié)約寶貴的I/O口資源。
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