基于全耗盡平面晶體管技術(shù)的NovaThor平臺設(shè)計
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因此，在寬Vdd電壓范圍（0.5V 至 1.3V）內(nèi)，F(xiàn)D-SOI的綜合性能高于移動處理器專用的體效應(yīng)CMOS工藝，這些性能優(yōu)勢可用于提高峰值性能，或者在保證性能不變的前提下降低Vdd工作電壓，從而降低動態(tài)功耗。
我們探討了FD-SOI工藝在性能-電壓比方面的技術(shù)優(yōu)勢，接下來，我們將分析另外兩大優(yōu)勢：具有競爭力的處理速度/泄漏電流比和優(yōu)化能效。
具有競爭力的處理速度/泄漏電流比 FD-SOI工藝不僅帶來前文所述的性能優(yōu)勢，還具有同級產(chǎn)品最低的泄漏電流，下圖示是前文圖示的ARM Cortex-A9 關(guān)鍵通道在85°C時典型泄漏電流與最高頻率之比。以系統(tǒng)的方法分析，當泄漏電流相同時，F(xiàn)D-SOI在標稱電壓（1.0V）時的運行頻率高于標稱電壓（1.0V）時的LP工藝或標稱電壓（0.9V）時的HP工藝。 淺藍色曲線代表Vdd=0.9V條件下的FD-SOI 泄漏電流/速度曲線，這意味著FD-SOI可讓我們降低標稱 Vdd 電壓（對動態(tài)功耗影響巨大的參數(shù)），同時保持與LP和HP工藝相同的或更高的性能。然后，如藍色延長虛線所示，施加在LVT FD-SOI晶體管上的正向體偏壓（*） 使其能夠達到HP可達到的性能，而在施加偏壓后，多晶硅晶體管的泄漏電流增幅與LP工藝相同。 該泄漏電流/速度比優(yōu)勢是28nm FD-SOI工藝獨有優(yōu)勢，真正地融LP 和 HP兩大工藝的優(yōu)點于一身。 體偏壓是在CMOS晶體管的體效應(yīng)部分施加可變電壓，以提高泄漏電流為代價換取更快運行速度（正向體偏壓），或者以犧牲性能為代價換取更低的泄漏電流（反向體偏壓）。雖然體效應(yīng)CMOS具有這項功能，但是，因為埋溝氧化層將晶體管溝道與硅體效應(yīng)部分（背柵效應(yīng)）隔離，體偏壓的效果在FD-SOI技術(shù)上更加出色。 優(yōu)化能效 對高端移動應(yīng)用來說，良好處理性能兼出色的泄漏電流還不夠，在移動設(shè)備日常使用過程中降低不同工作模式的總功耗才是最大化電池續(xù)航能力的關(guān)鍵。 下圖描述了三種不同的 28nm 工藝的動態(tài)功耗特性，并給出了動態(tài)功耗-最大頻率特性曲線。 從圖中不難看出，在給定頻率時，F(xiàn)D-SOI的總功耗總是比其它兩項技術(shù)低很多，即便達到目標頻率所需的電源電壓略高于28nm HP.這主要因為FD-SOI技術(shù)的總功耗中泄漏電流較低。在整個電源電壓范圍和對應(yīng)的性能范圍內(nèi)均是如此，這充分證明，F(xiàn)D-SOI是能夠給移動設(shè)備帶來最高能效的解決方案。 從上文可以看出，28nm FD-SOI在對于移動計算設(shè)備極其重要的關(guān)鍵參數(shù)方面優(yōu)于現(xiàn)有的體效應(yīng)工藝，具有高性能且低功耗的優(yōu)點。
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