基于AD9481的毫米波雷達信號采樣系統(tǒng)設計
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對毫米波雷達回波信號的處理一般可以分為數(shù)字采樣和信號處理兩部分，其中數(shù)字采樣的精度和性能將直接影響到信號處理得輸出結(jié)果，因此，越來越多的雷達系統(tǒng)需要高帶寬、高量化精度的A/D轉(zhuǎn)換，毫米波雷達也不例外，ADC是對雷達回波進行數(shù)字化處理得前端，是信號處理與外界信息相連的橋梁，其性能也是影響和制約雷達整體性能的關鍵因素之一。
由于雷達信號頻帶寬，動態(tài)范圍大，數(shù)據(jù)處理實時性要求高，所以必須選擇高速A/D變換器，而AD9481頻帶寬，噪聲低，轉(zhuǎn)換速度快，尤其是差分信號動態(tài)性能突出，同時采用A、B兩路輸出的結(jié)構(gòu)，提供有2個彼此反相的時鐘（DCO+和DCO-），以便后續(xù)設備鎖存數(shù)據(jù)。因此，其數(shù)據(jù)輸出速率降低了一倍，從而降低了對存儲器的讀寫速度要求，由此可見，選用此芯片進行采樣系統(tǒng)的設計有著重要的現(xiàn)實意義。
系統(tǒng)結(jié)構(gòu)和工作原理
本系統(tǒng)是基于某毫米波測量雷達，該雷達接收機可輸出正交的I、Q雙通道零中頻、200MHz帶寬的模擬信號，以及220MHz采樣時鐘信號和推移信號。整個數(shù)字采樣系統(tǒng)由AD9481芯片、CPLD和CPCI總線構(gòu)成，其中多路數(shù)據(jù)的傳輸采用FIFO緩存，雙通道高速采樣的難度在于要在較高采樣頻率基礎上，應保持I、Q兩個通道的同步，當兩個通道的數(shù)據(jù)采樣不同步時，數(shù)據(jù)采樣系統(tǒng)將嚴重影響后端雷達信號的處理精度，甚至影響雷達信號處理得正確性，綜合以上要求，本采樣系統(tǒng)主要依靠CPLD來控制采樣時序，這樣可以方便硬件系統(tǒng)的調(diào)試，圖1給出了雙通道雷達回波信號采樣系統(tǒng)的結(jié)構(gòu)框圖。
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雷達I、Q通道回波信號輸入采樣系統(tǒng)后，先經(jīng)過運放AD8138變?yōu)椴蓸有酒?a class="contentlabel" href="http://2s4d.com/news/listbylabel/label/AD9481">AD9481需要的差分輸入信號，220MHz的采樣時鐘經(jīng)過2分頻后分別輸入兩個AD9481，AD9481對輸入信號進行AD變換后，即以110MHz時鐘分兩路輸出相反的時鐘信號，并在CPLD控制下經(jīng)過鎖存寫入兩路FIFO。由于每路輸出數(shù)據(jù)是8bit，因此，對于I、Q通道的采樣數(shù)據(jù)在其從FIFO輸出后應經(jīng)過CPLD將兩路數(shù)據(jù)合并成16bit，然后再通過CPCI總線的J4接口輸入到雷達信號處理系統(tǒng)，同時通過S5933輸入到PCI總線，其中向PCI總線的傳輸主要是為了調(diào)試過程中的數(shù)據(jù)控制。
雙通道高速采樣同步時序控制設計
圖2所示是AD9481的工作時序，從圖中可以看出，其DCO時鐘是互相反相的，DCO-時鐘對應的數(shù)據(jù)輸出通道是A通道，DCO+時鐘對應的通道是B通道，對于采集時鐘信號來說，B通道的數(shù)據(jù)要比A通道的數(shù)據(jù)晚一個周期，而對于輸出的DCO時鐘來說，B通道的數(shù)據(jù)要比A通道晚半個周期。由于數(shù)據(jù)是交叉式輸出的，其順序不會改變，因此，對于雙通道數(shù)字采樣的同步問題，可以由后端不同通道的FIFO緩存來實現(xiàn)數(shù)據(jù)的排序。
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本系統(tǒng)中的兩個AD9481分4個通道輸出數(shù)據(jù)，為了配合CPLD控制FIFO來實現(xiàn)輸出數(shù)據(jù)的同步，輸出的8bit數(shù)據(jù)應先經(jīng)過鎖存器74LVT574，然后進入各自通道的FIFO來實現(xiàn)存儲，AD9481的輸出時鐘DCO可經(jīng)過異或門74VCX86加到各自通道的FIFO上，其連接結(jié)構(gòu)如圖3所示。
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對于每一路采樣系統(tǒng)，將DCO-和CPLD輸出的鎖存有效信號相異或，便可得到輸出A通道鎖存74LVT574的輸入時鐘，而將DCO+和CPLD輸出的鎖存有效信號相異或，就可以得到輸出B通道鎖存74LVT574的輸入時鐘，將DCO-和CPLD輸出的FIFO有效信號相異或，即可得到輸出A通道FIFO的寫入時鐘，DCO+和CPLD輸出的FIFO有效信號相異或，就會得到輸出B通道FIFO的寫入時鐘，采用這樣的設計，只需更改CPLD輸出的有效信號就可以控制每一路時鐘和數(shù)據(jù)的傳輸狀態(tài)，并可充分利用CPLD便于更改程序的優(yōu)勢來控制兩路采集的同步，從而方便設計過程中的調(diào)試。
整個雙通道數(shù)字采樣的邏輯控制可由一片Altera公司生產(chǎn)的MAX3000系列CPLD完成，其型號為EPM3256-10，速度為10ns。
事實上，系統(tǒng)的邏輯控制主要用于完成以下功能：
◆ 完成S5933的啟動及配置；
◆ 通過控制AD9481的DS信號，來實現(xiàn)對采集過程的控制；
◆ 通過控制4個通道中的鎖存和異或門，來實現(xiàn)對采集過程中單通道內(nèi)部和雙通道數(shù)據(jù)之間的同步控制；
◆ 通過控制FIFO的寫使能和寫時鐘，實現(xiàn)對FIFO狀態(tài)及傳輸數(shù)據(jù)的控制；
◆ 在4個FIFO的輸出端完成雙通道中8bit數(shù)據(jù)合成16bit數(shù)據(jù)的工作；
◆ 在4個FIFO的輸出端，通過對FIFO讀時鐘和讀使能的控制，來在I、Q各自通道內(nèi)完成A、B端口FIFO數(shù)據(jù)的交叉讀取，并保證輸出數(shù)據(jù)的正確順序；
◆ 完成合成16bit數(shù)據(jù)向J4接口或CPCI總線的傳輸；
◆ 由雷達接收機發(fā)出4KHz的推移信號，按期對AD9481進行使能并清空4個FIFO；
CPLD的控制邏輯可由狀態(tài)機實現(xiàn)，其邏輯結(jié)構(gòu)如圖4、圖5和圖6所示。
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在AD控制的邏輯狀態(tài)機中，rday、ddav通過使能可產(chǎn)生rclk和dclk信號，rclk和dclk兩個信號均為20MHz，相差為360度，且通過使能產(chǎn)生的FIFO使能信號，為低電平有效，保持時間為50ns五，也就是頻率為20MHz的信號，A口FIFO與B口FIFO的讀使能信號完全反相，但讀時鐘相同，實際上，dclk比rclk晚一個周期。
在數(shù)字采樣的FIFO傳輸時，為了后端信號處理得方便，可在每幀數(shù)據(jù)上附加幀頭：“0x90EB EB90”，這樣可以明確表明幀的起始位置，防止錯誤數(shù)據(jù)影響后端信號的處理流程，這些信號的脈寬、分頻、計數(shù)命令和狀態(tài)、時延命令都是16bit的，均可在兩個時鐘周期內(nèi)傳輸完畢，并可用于表明數(shù)據(jù)傳輸和雷達工作的狀態(tài)。
結(jié)束語
在系統(tǒng)設計完成后，可首先采用正弦曲線擬合法對ADC的動態(tài)性能進行測試，筆者的測試結(jié)果和理想的正弦曲線相比，其誤差在較大點數(shù)的采樣后趨于平穩(wěn)，誤差為10-4V級別，可以認為，采集系統(tǒng)的精度是很高的。此后，筆者又采用FFT方法對ADC系統(tǒng)的頻域性能進行了測試，測試結(jié)果表明，雙通道數(shù)字采樣系統(tǒng)具有較好的信噪比和有效位數(shù)，此外，在雙通道數(shù)字采樣的測試中筆者還對雷達的發(fā)射波形進行了采樣，雷達發(fā)射波頻率從100MHz逐漸降低到0MHz，然后從0MHz再上升到100MHz，采樣結(jié)果表明，本系統(tǒng)的數(shù)字采樣具有良好的采樣性能。
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