基于FPGA和硬件描述語言Verilog的液晶顯示控制器的設(shè)計

　　在ISE6．3環(huán)境下完成控制器設(shè)計后，在MODELSIM6．1b環(huán)境下完成仿真測試，波形如圖3所示。

　　仿真波形結(jié)果符合設(shè)計要求。完成仿真后，經(jīng)過綜合實現(xiàn)，生成編程文件并且通過下載軟件實現(xiàn)對Xilinx公司FPGA器件XC3S200編程，并用泰克邏輯分析儀TLA721分析測試，所得結(jié)果如圖4所示。

　　圖4中各控制信號之間的時序關(guān)系完全符合設(shè)計要求。測得一個CP脈沖周期為500ns，在每行結(jié)束處有40個CP脈沖周期約20μs的空白信號；LP周期為60μs，高電平持續(xù)時間為500 ns，即一個CP周期；FLM周期為14．28 ms，約為70 Hz，高電平持續(xù)時間為60μs，即1個LP周期。測試結(jié)果表明，本設(shè)計液晶控制器完全符合LCM對控制信號的要求。

　　結(jié)語

　　利用硬件描述語言Verilog設(shè)計LCM控制器的方法，具有減小電路板尺寸、易于集成到片上系統(tǒng)、縮小系統(tǒng)體積、方便修改、適應(yīng)不同液晶顯示器等特點，具有很好的可重用性；同時也是后續(xù)開發(fā)其他種類液晶顯示控制器的基礎(chǔ)。

　　本液晶顯示控制器與MCU組成顯示系統(tǒng)后，MCU將顯示數(shù)據(jù)寫入SRAM中，控制器將顯示數(shù)據(jù)讀出并與控制信號同步送入LCM中，很好地實現(xiàn)了圖形顯示。表明該液晶顯示控制器成功地替代了傳統(tǒng)的ASIC液晶控制器，具有良好的應(yīng)用前景。