標(biāo)準(zhǔn)單元ASIC和FPGA的權(quán)衡及結(jié)構(gòu)化ASIC
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時(shí)間：2010-12-11
來(lái)源：網(wǎng)絡(luò)
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圖4 掩膜集成本的增加，既反映了深亞微米工藝的每個(gè)掩膜的復(fù)雜程度逐漸增加，又反映了要求用深亞微米工藝制造芯片的掩膜制造商數(shù)量不斷增加（由Lightspeed Semiconductor公司提供）。
現(xiàn)在正在吹捧結(jié)構(gòu)化ASIC器件的公司中有AMI Semiconductor公司, Chip Express公司, Faraday Technology公司, Fujitsu公司, Lightspeed Semiconductor公司, NEC公司, 和ViASIC公司。在這些公司中，目前只有AMI公司目前沒(méi)有把自己定位為范圍廣泛的硅片供應(yīng)商；該公司正在堅(jiān)持向FPGA轉(zhuǎn)換的有利地位，但是使用的是一種結(jié)構(gòu)化ASIC基礎(chǔ)，而不是過(guò)去的門(mén)陣列平臺(tái)。相反，Lightspeed Semiconductor公司曾短暫擴(kuò)入Xilinx FPGA降價(jià)市場(chǎng)，現(xiàn)已退出這一市場(chǎng)，將精力集中在傳統(tǒng)的ASIC上（參考文獻(xiàn)2）。Chip Express 公司的結(jié)構(gòu)化ASIC采用各種備選方案中最細(xì)顆粒的邏輯模塊；該公司估計(jì)其器件的每個(gè)邏輯模塊將包含三到四個(gè)門(mén)電路，視具體設(shè)計(jì)而定。其他供應(yīng)商的大多數(shù)邏輯模塊能實(shí)現(xiàn)20~40個(gè)門(mén)的設(shè)計(jì)（圖5）。
圖5 結(jié)構(gòu)化ASIC邏輯單元橫跨從細(xì)顆粒（a）到粗顆粒（ b ）兩種極端工藝方法（由Chip Express 公司和 Lightspeed Semiconductor公司提供）。
結(jié)構(gòu)化ASIC供應(yīng)商用各種混合的工藝制造芯。這種多樣性反映了每個(gè)廠商都試圖想在潛在的用戶大蛋糕上占有自己?jiǎn)为?dú)的一份。供應(yīng)商及其代工工廠攤消了他們用來(lái)開(kāi)發(fā)后沿的易于理解的成品率高的0.18-微米、 0.25-微米、和0.35-微米工藝的生產(chǎn)設(shè)施與設(shè)備費(fèi)用。您能用這些工藝實(shí)現(xiàn)的設(shè)計(jì)規(guī)模有個(gè)上限，但是相關(guān)的供應(yīng)商指出：分析報(bào)告顯示具有1百萬(wàn)門(mén)以下的ASIc設(shè)計(jì)占很大的百分比，同時(shí)有數(shù)據(jù)顯示用戶使用的ASIC設(shè)計(jì)，其中不足100000件批量的占50％（圖6）。
圖6 具有少量到中等數(shù)量的晶體管和門(mén)電路的設(shè)計(jì)覆蓋了大多數(shù)ASIC市場(chǎng)（a）, 大多數(shù)用戶也以中小批量使用ASIC（b）（ 由Xilinx 公司和 Leopard Logic 公司提供）。
在工藝技術(shù)另一端的是Fujitsu、NEC等公司。Fujitsu 公司現(xiàn)已將0.11微米結(jié)構(gòu)化ASIC工藝投產(chǎn)，0.09微米工藝也將于2004年投產(chǎn)。NEC公司預(yù)示他們的90納米工藝也將在2004年下半年投產(chǎn)。使工藝適合于設(shè)計(jì)是一種微妙的平衡行為，也涉及到了解設(shè)計(jì)的I/O緩沖器數(shù)量；供應(yīng)商和用戶希望發(fā)生的最后的事情是裸芯片在對(duì)最小尺寸起限制作用的I/O環(huán)路
內(nèi)包含未被使用、從而浪費(fèi)硅資源的區(qū)域。復(fù)雜封裝的成本逐漸增加也使得封裝內(nèi)各種硅片的成本成比例地不相關(guān)。
結(jié)構(gòu)化ASIC供應(yīng)商聲稱(chēng)從設(shè)計(jì)完成到第一個(gè)樣品供使用的標(biāo)準(zhǔn)單元周轉(zhuǎn)時(shí)間要從幾個(gè)月縮短到幾個(gè)星期。這種延遲不是從布局布線網(wǎng)表到FPGA提供的硅資源的幾秒鐘到幾分鐘的遲后時(shí)間，但是ASIC擁護(hù)者聲稱(chēng)這種比較在某種意義上是蘋(píng)果和桔子的比較。他們指出，隨著FPGA和其內(nèi)部的設(shè)計(jì)越來(lái)越復(fù)雜，工程師們?yōu)榱藢?shí)現(xiàn)區(qū)域（這個(gè)區(qū)域適合嗎）和時(shí)間（它運(yùn)行的足夠快嗎）收斂所花費(fèi)的時(shí)間是指數(shù)增加的。工程師們認(rèn)為，由于ASIC具有比FPGA更快的設(shè)計(jì)基礎(chǔ)，所以花在模擬和重新設(shè)計(jì)方面的時(shí)間比較少，用結(jié)構(gòu)化ASIC進(jìn)行開(kāi)發(fā)的總周期可能也因此而比用FPGA的更短。
硬件可定制的ASSP
結(jié)構(gòu)化ASIC供應(yīng)商用來(lái)使性能要求嚴(yán)格的電路的速度最大并實(shí)現(xiàn)諸如降低功耗、減小面積等其它功效的方法，就是將這些電路變成芯片的擴(kuò)展部分而不是一般邏輯結(jié)構(gòu)。例如Fujitsu公司聲稱(chēng)其擴(kuò)展的嵌入式觸發(fā)器要比代替的方法能降低功耗50％，提高門(mén)使用率1.5~2倍。
Lightspeed公司將AutoTest 和AutoBIST快速測(cè)試電路嵌入模塊化陣列ASIC中，以確保100%的固定型故障檢測(cè)范圍，并發(fā)現(xiàn)深亞微米造成的延遲故障。本文提到的每一個(gè)結(jié)構(gòu)化ASIC供應(yīng)商都提供擴(kuò)展的嵌入式SRAM模塊，而且如果您的設(shè)計(jì)需要的話，其中有些SRAM模塊集成有時(shí)鐘電路、高速串行和并行I/O緩沖器和其它具有豐富模擬功能的、對(duì)面積、電源和性能有嚴(yán)格要求的結(jié)構(gòu)。
評(píng)論