FIR并行濾波器設(shè)計(jì)

3 FIR濾波器的FPGA實(shí)現(xiàn)
按照第2節(jié)所描述的第三種優(yōu)化方法實(shí)現(xiàn)常數(shù)乘法器，乘法器輸出以后按照圖4所示的濾波器結(jié)構(gòu)，通過流水線技術(shù)的加法器可以實(shí)現(xiàn)高效的濾波器。值得注意的是：在乘法器輸出的時候需要對輸出的數(shù)據(jù)進(jìn)行一位擴(kuò)展，可以避免加法器的溢出問題。
為了有效地利用資源，先通過多路復(fù)用器將輸入的序列復(fù)選出來，這樣所有常數(shù)乘法器可以共用一個多路復(fù)用器，然后通過ROM查表方法實(shí)現(xiàn)常數(shù)乘法器。優(yōu)化后的原理結(jié)構(gòu)如5所示。

4 FIR濾波器的電路設(shè)計(jì)與仿真結(jié)果
在數(shù)字濾波器設(shè)計(jì)時，首先根據(jù)濾波器的頻率特性，選定濾波器的長度和每一節(jié)的系數(shù)。就目前的設(shè)計(jì)手段而言，對節(jié)數(shù)和系數(shù)的計(jì)算可以采用等波動REMEZ逼近算法編程計(jì)算。但是，目前最好的方法還是使用使用的EDA軟件來完成。在選擇了設(shè)計(jì)方法和設(shè)計(jì)要求后，計(jì)算出各節(jié)系數(shù)，并以圖形的直觀形式顯示幅頻、相頻、沖激響應(yīng)和零極點(diǎn)圖。
圖6是一個采用等波動設(shè)計(jì)方法生成的均方根升余弦（RRC）FIR濾波器的頻域特性。其中，滾降系數(shù)為0.35，輸入數(shù)據(jù)率是2.048MHz。
由于在數(shù)字濾波器中，各節(jié)系數(shù)字長有限，所以還要對計(jì)算出來的實(shí)系數(shù)進(jìn)行量化處理，即浮點(diǎn)數(shù)向定點(diǎn)數(shù)轉(zhuǎn)換。系數(shù)量化后的頻域特性如圖7所示，量化字長為12。

比較圖6與圖7，不難看出，系數(shù)在量化前后的頻域特性是不同的，量化帶來了頻域特性的惡化。在驗(yàn)證了量化后的頻域特性滿足設(shè)計(jì)要求和系數(shù)的有效性之后，就可以進(jìn)行FPGA電路的設(shè)計(jì)。
筆者采用流水線技術(shù)，根據(jù)得到的濾波器系數(shù)用VHDL語言編寫了濾波器程序。為了充分利用FPGA中四輸入查找表的電路結(jié)構(gòu)，一般采用每8節(jié)為濾波器的一個基本單元。設(shè)計(jì)中通過采用流水線技術(shù)提高速度，對于更多階數(shù)濾波器的設(shè)計(jì)，可以采用擴(kuò)展的方法來實(shí)現(xiàn)。仿真結(jié)果如圖8所示。

本文介紹了并行高效數(shù)字濾波器的設(shè)計(jì)方法，給出了電路的仿真結(jié)果。利用VHDL語言，采用可重復(fù)配置的FPGA，降低了設(shè)計(jì)成本，提高了系統(tǒng)的適用性。由于FIR濾波器的系數(shù)是常數(shù)，可以保存在ROM中，在運(yùn)算的通過查找表的方法可很快得到乘法輸出，減少了使用的資源和布線延時，節(jié)省了運(yùn)算時間。