基于SoC的X86到ARM二進(jìn)制翻譯和執(zhí)行功能的系統(tǒng)設(shè)計(jì)

　　SUB EAX，EBX

　　因?yàn)檫@些指令的尋址方式一樣，功能近似，只是操作碼不一樣，可以歸并為一個(gè)狀態(tài)，在某一狀態(tài)內(nèi)建立映射關(guān)系翻譯成為ARM指令。

　　考慮到AHB總線可能處于比較忙碌的狀態(tài)，對(duì)于X86指令和翻譯出的ARM指令分別設(shè)置2個(gè)FIFO。FIFO1和FIFO2各自有2個(gè)存儲(chǔ)器，其中一個(gè)存儲(chǔ)指令，另一個(gè)存儲(chǔ)與指令對(duì)應(yīng)的地址。對(duì)FIFO進(jìn)行操作會(huì)同時(shí)對(duì)指令和地址進(jìn)行操作，以保持指令和地址的對(duì)應(yīng)。

　　此外，ARM核需要向解碼模塊發(fā)送信號(hào)，通過(guò)設(shè)置Communicate模塊中的寄存器控制指令譯碼器的工作：

　　設(shè)置X86指令的起始地址;設(shè)置X86指令的終止地址;設(shè)置ARM指令的初始存放地址;設(shè)置ARM指令復(fù)雜指令段的初始地址;設(shè)置使指令解碼器開始工作的標(biāo)志寄存器，高電平表示工作;判斷指令解碼是否結(jié)束，結(jié)束后向ARM核發(fā)送中斷;ARM核接收中斷信號(hào)后，將標(biāo)志寄存器置低，翻譯模塊結(jié)束本次工作。

　　本文的SoC系統(tǒng)中沒有使用DMA對(duì)X86指令和ARM指令進(jìn)行存取，而是由翻譯模塊主動(dòng)進(jìn)行讀和寫。因而有2個(gè)Master總線接口，通過(guò)AHB _1_1inteRFace讀取X86指令，由AHB_2_1 interface將ARM指令寫入RAM中。Communicate模塊與總線的通信接口為Slave口，用于接收ARM核發(fā)送的4個(gè)地址，一旦接收到這4個(gè)地址，翻譯模塊中的start_flag信號(hào)置高，表示開始工作。

　　3 片上總線結(jié)構(gòu)

　　在ARM SoC體系結(jié)構(gòu)中，有Master和Slave這兩個(gè)重要的概念。Master是ARM SoC體系結(jié)構(gòu)中的主單元，他可以向總線發(fā)出請(qǐng)求并且對(duì)傳輸進(jìn)行初始化，例如對(duì)存儲(chǔ)器進(jìn)行讀/寫操作，典型的Master可以是CPU，DSP，DMA。Slave是ARM SoC體系結(jié)構(gòu)中的從單元，典型的Slave為片上或者片外存儲(chǔ)器，它們都有自己惟一的地址范圍。Master發(fā)起讀/寫操作時(shí)，在初始化中會(huì)給出讀/寫操作的地址，而地址譯碼器則根據(jù)這個(gè)地址決定哪個(gè)Slave被Master選中，然后相應(yīng)的Slave做出相應(yīng)。

　　在AHB系統(tǒng)中，若有2個(gè)Master常需要AccessBus，則系統(tǒng)的Performance必定會(huì)下降。為了解決這個(gè)問題。ARM提出了MulTI-layer AHB，其基本構(gòu)想是2個(gè)Master走不同的Bus去訪問Slave，如果訪問的Slave不同，則兩個(gè)Master可以同步的進(jìn)行Transfer。若彼此訪問一個(gè)Slave，則根據(jù)優(yōu)先級(jí)去判斷要先處理誰(shuí)的Transfer。

　　該總線結(jié)構(gòu)使用了Multi_layerbus switch(BusMatrix)模塊。AHB BusMatrix的設(shè)計(jì)可以分為3個(gè)部分：輸入級(jí)、譯碼級(jí)和輸出級(jí)。圖3為該設(shè)計(jì)所使用的結(jié)構(gòu)，其中，輸入和輸出的個(gè)數(shù)可以根據(jù)系統(tǒng)的Master和Slave靈活調(diào)整。

　　可以看出，每個(gè)Layer都有一個(gè)譯碼器來(lái)決定Master要訪問哪一個(gè)Slave，通過(guò)多路選擇器實(shí)Master和Slave之間的Transfer。。每個(gè)Slave口都有自己的仲裁器，該仲裁器使用固定優(yōu)先級(jí)，最高優(yōu)先級(jí)的Layer可以優(yōu)先訪問對(duì)應(yīng)的Slave。

　　隨著系統(tǒng)中Master和Slave的增多，Busmatrix模塊的復(fù)雜度也會(huì)明顯增加，如果按照系統(tǒng)所有的Mas-ter和Slave的個(gè)數(shù)來(lái)確定輸入/輸出口的個(gè)數(shù)，Busma-trix將會(huì)非常復(fù)雜，因此對(duì)系統(tǒng)結(jié)構(gòu)進(jìn)行優(yōu)化變得非常必要。根據(jù)系統(tǒng)工作情況可以發(fā)現(xiàn)，翻譯模塊的Slave端口僅被ARM7核訪問，即向翻譯模塊存取指令所需的地址，控制其工作，該Slave可以看作是ARM7核私有的，而不被其他Master訪問。有些Slave只有在特殊情況下才被訪問，因此可以將多個(gè)Slave看作一個(gè)Slave掛在BusMatrix上。優(yōu)化后的SoC硬件架構(gòu)如圖4所示。

　　4 結(jié) 語(yǔ)

　　這里給出了一種具有X86到ARM二進(jìn)制翻譯和執(zhí)行功能的SoC系統(tǒng)。利用Multi-layer bus SWitch(BusMatrix)模塊實(shí)現(xiàn)Multi-layer。總線結(jié)構(gòu)，在多個(gè)核不訪問同一個(gè)Slave時(shí)，可以同時(shí)執(zhí)行各自功能，有效提高系統(tǒng)的性能，且該總線結(jié)構(gòu)的可擴(kuò)展性強(qiáng)。同時(shí)根據(jù)系統(tǒng)工作的特點(diǎn)，對(duì)總線結(jié)構(gòu)進(jìn)行了優(yōu)化，減小了總線的復(fù)雜度。