基于FPGA的高速FIFO電路設(shè)計

　　高速采集數(shù)據(jù)傳輸過程

　　在高速采集時，讀時鐘頻率等于寫時鐘頻率，當啟動觸發(fā)傳輸時，觸發(fā)傳輸長度為門控信號長度，直到將FIFO內(nèi)部數(shù)據(jù)傳輸完畢，觸發(fā)結(jié)束標志由almost_empty決定，當alomost_empty有效時，停止觸發(fā)傳輸，觸發(fā)傳輸過程如圖6所示。

　　結(jié)語

　　采用高速異步FIFO作為數(shù)據(jù)采集緩存，應用范圍十分廣泛。特別是在高速數(shù)據(jù)采集系統(tǒng)中，在外接存儲器時，采集數(shù)據(jù)首先要經(jīng)過緩存才能存入外部存儲器，采用FPGA自生成FIFO就能夠滿足要求。本方案充分利用FIFO的特點，通過控制電路優(yōu)化設(shè)計，解決了讀寫時鐘的異同問題，提高了電路的工作效率。

　　參考文獻：

　　[1] John F W. 數(shù)字設(shè)計原理與實踐[M]. 北京：機械工業(yè)出版社, 2003

　　[2] 候伯亨, 顧新. VHDL硬件描述語言與電路設(shè)計[M]. 西安：西安電子科技大學出版社, 1997

　　[3] Virtex-5 FPGA User Guide, Xilinx

　　[4] 雷海衛(wèi), 劉俊. FPGA中軟FIFO的設(shè)計與實現(xiàn)[J]. 微計算機信息, 2008,24(2):207-209

　　[5] 于海, 樊曉椏. 基于FPGA異步FIFO的研究與實現(xiàn)[J]. 微電子學與計算機, 2007,24(3):210-216