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基于FPGA的高速數(shù)據(jù)采集系統(tǒng)設(shè)計(jì)

隨著嵌入式技術(shù)的飛速發(fā)展，對(duì)嵌入式系統(tǒng)的應(yīng)用需求也呈現(xiàn)出不斷增長(zhǎng)的態(tài)勢(shì)，因此，嵌入式技術(shù)也相應(yīng)地取得了重要的進(jìn)展，系統(tǒng)設(shè)備不斷向高速化、集成化、低功耗的方向發(fā)展?，F(xiàn)場(chǎng)可編程門陣列FPGA經(jīng)過近20年的發(fā)展，到目前已成為實(shí)現(xiàn)數(shù)字系統(tǒng)的主流平臺(tái)之一。 FPGA具有單片機(jī)和DSP無法比擬的優(yōu)勢(shì)，相對(duì)于單片機(jī)和DSP工作需要依靠其上運(yùn)行的軟件進(jìn)行，F(xiàn)PGA全部的控制邏輯是由延時(shí)更小的硬件來完成的。通用串行總線(USB)是現(xiàn)代數(shù)據(jù)傳輸?shù)陌l(fā)展趨勢(shì)，是解決計(jì)算機(jī)與外設(shè)連接瓶頸的有效手段，USB2.O版本在原先的版本
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京微雅格推出國(guó)內(nèi)首款低功耗FPGA芯片CME-HR（黃河）系列

　　日前，京微雅格(北京)科技有限公司宣布適時(shí)推出了黃河系列CAP(可編程應(yīng)用平臺(tái))HR系列，以迎合低功耗，小封裝及靈活的應(yīng)用場(chǎng)景需求。　　據(jù)京微雅格產(chǎn)品市場(chǎng)總監(jiān)竇祥峰介紹，其產(chǎn)品特點(diǎn)如下： CME-HR系列低功耗FPGA采用40納米臺(tái)聯(lián)電低功耗工藝，靜態(tài)最低功耗可達(dá)35.2uW，最小封裝WLCSP16僅1.5mm*1.5mm?！　≡撓盗挟a(chǎn)品主要面向手持類或其它移動(dòng)便攜式終端與設(shè)備的相關(guān)應(yīng)用領(lǐng)域，該領(lǐng)域要求具備遠(yuǎn)程升級(jí)、動(dòng)態(tài)配置和功耗管理等功能，滿足LTE及未來的5G智能手機(jī)、便攜式智能終端(Tablet
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一種基于DSP與FPGA的高速通信接口設(shè)計(jì)方案

在雷達(dá)信號(hào)處理、數(shù)字圖像處理等領(lǐng)域中，信號(hào)處理的實(shí)時(shí)性至關(guān)重要。由于FPGA芯片在大數(shù)據(jù)量的底層算法處理上的優(yōu)勢(shì)及DSP芯片在復(fù)雜算法處理上的優(yōu)勢(shì)，DSP+FPGA的實(shí)時(shí)信號(hào)處理系統(tǒng)的應(yīng)用越來越廣泛。ADI公司的TigerSHARC系列DSP芯片浮點(diǎn)處理性能優(yōu)越，故基于這類。DSP的DSP+FPGA處理系統(tǒng)正廣泛應(yīng)用于復(fù)雜的信號(hào)處理領(lǐng)域。同時(shí)在這類實(shí)時(shí)處理系統(tǒng)中，F(xiàn)PGA與DSP芯片之間數(shù)據(jù)的實(shí)時(shí)通信至關(guān)重要。 TigerSHARC系列DSP芯片與外部進(jìn)行數(shù)據(jù)通信主要有兩種方式：總線方式和鏈路口方式。鏈
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基于FPGA的自適應(yīng)均衡器算法實(shí)現(xiàn)

摘要：近年來，自適應(yīng)均衡技術(shù)在通信系統(tǒng)中的應(yīng)用日益廣泛，利用自適應(yīng)均衡技術(shù)在多徑環(huán)境中可以有效地提高數(shù)字接收機(jī)的性能。為了適應(yīng)寬帶數(shù)字接收機(jī)的高速率特點(diǎn)，本文闡述了自適應(yīng)均衡器的原理并對(duì)其進(jìn)行改進(jìn)。最后使用FPGA芯片和Verilog HDL設(shè)計(jì)實(shí)現(xiàn)了自適應(yīng)均衡器并仿真驗(yàn)證了新方法的有效性。信道均衡技術(shù)(Channel equalization)是指為了提高衰落信道中的通信系統(tǒng)的傳輸性能而采取的一種抗衰落措施。它主要是減小信道的多徑時(shí)延帶來的碼間串?dāng)_(ISI)問題。其原理是對(duì)信道或整個(gè)傳輸系統(tǒng)特性進(jìn)行
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京微雅格率先推出國(guó)內(nèi)首款低功耗FPGA芯片

京微雅格的HR系列FPGA芯片已經(jīng)能夠提供EVB，并預(yù)計(jì)今年第三季度大規(guī)模量產(chǎn)，已成為世界上除美國(guó)外唯一自主研發(fā)并成功量產(chǎn)FPGA產(chǎn)品的公司。
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在云端，還好嗎？

　　十四個(gè)月之前，我參加了一次Plunify的媒體沙龍活動(dòng)，寫了一篇名為《云時(shí)代才剛剛開始》的文章，談了一點(diǎn)我對(duì)把芯片設(shè)計(jì)結(jié)合云計(jì)算和對(duì)Plunify這家創(chuàng)業(yè)公司的看法。那時(shí)候，Plunify主推的業(yè)務(wù)是租用亞馬遜的服務(wù)器資源，搭建一個(gè)FPGA開發(fā)的云端平臺(tái)，讓設(shè)計(jì)公司可以把設(shè)計(jì)方案上傳到云端來仿真，以節(jié)省大量的時(shí)間，同時(shí)也避開了自建云的昂貴成本?！　∫荒赀^去了，我終于又有機(jī)會(huì)和Plunify做一次更加深入的交流，看看Plunify在中國(guó)大陸市場(chǎng)的深水里摸了一年石頭后，到底有沒有摸到魚。　　Plunify
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逐夢(mèng)十年賽靈思

　　時(shí)間都去哪了?當(dāng)公司全球上下熱烈慶祝成立30周年的時(shí)候，回首我在賽靈思竟然也已有十載。從上海到北京，從新天地到盤古大觀，從北京最開始幾個(gè)人的小辦事處到今天數(shù)十人數(shù)千規(guī)模的北京公司，我有幸見證了賽靈思在中國(guó)的巨大發(fā)展和變遷，但不變的是這份工作帶來的強(qiáng)大吸引力和提供給大家的實(shí)現(xiàn)夢(mèng)想的舞臺(tái)。　　賽靈思是我的第一份工作，一做就做了十年。很多周圍的同學(xué)朋友都已經(jīng)換了多家公司，也有很多在高校都成了學(xué)術(shù)帶頭人，教授，也不停地有獵頭和朋友追問我為什么不愿意動(dòng)一動(dòng)。我清楚我的執(zhí)著和堅(jiān)守來源于公司人性化和平等的
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基于VHDL和QuartusⅡ的數(shù)字電子鐘設(shè)計(jì)與實(shí)現(xiàn)

摘要：采用FPGA進(jìn)行的數(shù)字電路設(shè)計(jì)具有更大的靈活性和通用性，已成為目前數(shù)字電路設(shè)計(jì)的主流方法之一。本文給出一種基于FPGA的數(shù)字鐘設(shè)計(jì)方案。該方案采用VHDL設(shè)計(jì)底層模塊，采用電路原理圖設(shè)計(jì)頂層系統(tǒng)。整個(gè)系統(tǒng)在QuartusⅡ開發(fā)平臺(tái)上完成設(shè)計(jì)、編譯和仿真，并在FPGA硬件實(shí)驗(yàn)箱上進(jìn)行測(cè)試。測(cè)試結(jié)果表明該設(shè)計(jì)方案切實(shí)可行。 EDA(Electronic Design Automation)又名電子設(shè)計(jì)自動(dòng)化，其基本特征是：以超大規(guī)模可編程邏輯器件，如FPGA，為設(shè)計(jì)載體，以硬件描述語言，如VHDL，為
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All Programmable平臺(tái)讓FPGA市場(chǎng)大有可為

曾有句話這樣說到：“當(dāng)你認(rèn)為設(shè)計(jì)完美的時(shí)候，不是因?yàn)闆]有什么可以加，而是你不能再去除什么。”這話用在FPGA上是再合適不過了。從簡(jiǎn)單的邏輯集成到現(xiàn)在集成ARM核、DSP、模擬電路、存儲(chǔ)器等無所不包的系統(tǒng)級(jí)集成，從純硬件開發(fā)到可以用C、C++或System C來開發(fā)，從此前價(jià)格高昂到現(xiàn)在低成本低功耗，從工藝的跟隨到成為先進(jìn)工藝的引領(lǐng)和3D IC的成功，從傳統(tǒng)的通信、工業(yè)和軍工等應(yīng)用向消費(fèi)電子、醫(yī)療電子、汽車電子、嵌入式市場(chǎng)等擴(kuò)展，F(xiàn)PGA成為擴(kuò)充我們想像力的“先鋒”。
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迎接All Programmable的浪潮

您有沒有留意到賽靈思的logo下面有兩個(gè)英文單詞——“All Programmable”? 這代表了什么?眾所周知，賽靈思一直是FPGA行業(yè)的領(lǐng)頭羊。那么未來呢?未來具有無限的可能性，但是All Programmable無疑是賽靈思正在全力推動(dòng)的轉(zhuǎn)型。All Programmable SoC無疑是這個(gè)轉(zhuǎn)型的代表之作，Zynq這個(gè)革命性的產(chǎn)品，也就應(yīng)運(yùn)而生了。我和賽靈思的緣分也由此開始。
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28nm時(shí)代將進(jìn)一步蠶食ASIC

在FPGA領(lǐng)域，我們?cè)俅温劦搅顺林氐幕鹚幬丁?010年中國(guó)農(nóng)歷新年前后，F(xiàn)PGA的28nm交響曲奏響。
關(guān)鍵字：賽靈思 ASIC FPGA 28nm

不想荒廢你的大學(xué)生活吧？看看牛人是怎樣成為電子學(xué)霸的！

　　寫這篇文章的時(shí)候，我正處于碩士研究生畢業(yè)論文的準(zhǔn)備階段，眼睜睜看著我的大學(xué)生活即將畫上句號(hào)，再看看身邊有很多低年級(jí)的學(xué)生們一天天把時(shí)間白白荒費(fèi)掉，我在心里替他們惋惜，在即將結(jié)束我的大學(xué)生活之際，我將我的大學(xué)幾年的有意義的生活與大家分享，看過這篇文章后也許能讓那些有夢(mèng)想的同學(xué)為了實(shí)現(xiàn)自己的人生目標(biāo)少走些彎路，大家要相信，大學(xué)校園——將為你提供一生最好的學(xué)習(xí)環(huán)境。　　我高中畢業(yè)于新疆伊寧市三中，2002年考入哈爾濱工程大學(xué)信息與通信工程學(xué)院電子信息工程專業(yè)，2006年以創(chuàng)新人才
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大神教你如何做好邏輯設(shè)計(jì)

　　規(guī)范很重要　　工作過的朋友肯定知道，公司里是很強(qiáng)調(diào)規(guī)范的，特別是對(duì)于大的設(shè)計(jì)(無論軟件還是硬件)，不按照規(guī)范走幾乎是不可實(shí)現(xiàn)的。邏輯設(shè)計(jì)也是這樣：如果不按規(guī)范做的話，過一個(gè)月后調(diào)試時(shí)發(fā)現(xiàn)有錯(cuò)，回頭再看自己寫的代碼，估計(jì)很多信號(hào)功能都忘了，更不要說檢錯(cuò)了;如果一個(gè)項(xiàng)目做了一半一個(gè)人走了，接班的估計(jì)得從頭開始設(shè)計(jì);如果需要在原來的版本基礎(chǔ)上增加新功能，很可能也得從頭來過，很難做到設(shè)計(jì)的可重用性。　　在邏輯方面，我覺得比較重要的規(guī)范有這些：　　1.設(shè)計(jì)必須文檔化。要將設(shè)計(jì)思路，詳細(xì)實(shí)現(xiàn)等寫入文檔
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為親身參與FPGA加速中國(guó)“智”造而自豪

　　今年是賽靈思公司成立30周年的日子，我衷心地對(duì)我們的公司說一聲“Happy Birthday”。我是2003年加入賽靈思的，今年也是我在賽靈思的第十一年。我在賽靈思的工作歷程也是賽靈思在中國(guó)的發(fā)展歷程，更是賽靈思支持中國(guó)自主知識(shí)產(chǎn)權(quán)創(chuàng)新的光輝歷程。　　賽靈思的發(fā)言人在眾多場(chǎng)合無數(shù)次提到，我們致力于自主創(chuàng)新，并且能夠幫助實(shí)現(xiàn)中國(guó)“智”造。我個(gè)人的親身感受也確實(shí)如此。在我加入賽靈思的時(shí)候是從事FAE的工作，現(xiàn)在也還是在做技術(shù)相關(guān)的工作。很多客戶都知道，賽
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基于FPGA的高速數(shù)傳中定時(shí)同步設(shè)計(jì)

摘要文中對(duì)適用于高速突發(fā)通信的基于數(shù)字濾波平方的定時(shí)同步算法進(jìn)行了研究。通過對(duì)在高速數(shù)據(jù)傳輸通信中，該定時(shí)同步環(huán)路的定時(shí)誤差估計(jì)模塊進(jìn)行并行結(jié)構(gòu)實(shí)現(xiàn)，大幅降低了系統(tǒng)對(duì)于時(shí)鐘的要求，且更加易于實(shí)現(xiàn);將文中所提定時(shí)控制部分與其他文獻(xiàn)中的方法做了對(duì)比，表明所用方法可以達(dá)到更好的效果。最后進(jìn)行的Matlab仿真以及硬件實(shí)現(xiàn)，結(jié)果表明，該環(huán)路可以實(shí)現(xiàn)突發(fā)與非突發(fā)情況下的高速數(shù)傳定時(shí)同步。目前，數(shù)字通信系統(tǒng)正向高速全數(shù)字化方向發(fā)展。在全數(shù)字接收機(jī)定時(shí)同步中，主要包括兩個(gè)關(guān)鍵點(diǎn)：定時(shí)誤差估計(jì)和定時(shí)控制。傳統(tǒng)的定時(shí)
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