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EEPW首頁 >> 主題列表 >> fifo

LM3S9B96的μDMA高速網(wǎng)絡(luò)驅(qū)動程序設(shè)計

  • 針對Cortex―M3核的微控制器LM3S9B96，提出了一種基于μDMA的高速網(wǎng)絡(luò)驅(qū)動程序的設(shè)計方案。在簡要介紹LM3S9B96的以太網(wǎng)控制器、網(wǎng)絡(luò)驅(qū)動程序的作用后，對該網(wǎng)絡(luò)驅(qū)動程序設(shè)計的各個部分進行了詳細描述，包括網(wǎng)絡(luò)驅(qū)動初始化程序、數(shù)據(jù)包發(fā)送程序、數(shù)據(jù)包接收程序和中斷處理程序等。
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一種因光纖漂移引起 SERDES FIFO 溢出的解決方案

  • 摘要分布式基站系統(tǒng)中，RRU 通常會通過光纖拉遠實現(xiàn)與 BBU 的遠程互聯(lián)。由于光纖自身的特性，傳輸過程中必然會引入抖動和漂移;尤其是漂移，因其低頻特性，并且難于濾除，在SERDES 的 FIFO 深度不夠的情況下有可能會造
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基于USB3．0協(xié)議的PC與FPGA通信系統(tǒng)的設(shè)計

  • 摘要 針對USB2.0在高速數(shù)據(jù)采集系統(tǒng)中帶寬局限問題，設(shè)計了一款基于USB3.0總線的高速數(shù)據(jù)采集接口系統(tǒng)。通過對USB3.0的接口硬件系統(tǒng)、設(shè)備固件以及SLAVE FIFO與FPGA接口讀寫操作的設(shè)計，并經(jīng)過實驗測試，USB3.0硬
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Xilinx MIG IP核的研究及大容量數(shù)據(jù)緩沖區(qū)的實現(xiàn)

  • 為了使DDR3 SDRAM更方便、多樣地用于工程開發(fā)中，本文對XILINX公司DDR3 SDRAM提供的MIG核進行了分析研究，并在此基礎(chǔ)上實現(xiàn)了大容量數(shù)據(jù)緩沖區(qū)的邏輯設(shè)計。通過對系統(tǒng)中各模塊的作用及相互間關(guān)系的研究，發(fā)現(xiàn)該控制器256位接口對工程開發(fā)十分不便，通過創(chuàng)建FIFO控制系統(tǒng)和讀寫接口FIFO的方式，將接口轉(zhuǎn)換為64位。該方案對控制核重新構(gòu)建并上板測試，均符合高速數(shù)據(jù)傳輸緩存的要求，使DDR3成為一個大容量且可控的高速FIFO。
  • 關(guān)鍵字： MIG核  FIFO  DDR3 SDRAM  201608  

12位高速ADC存儲電路設(shè)計與實現(xiàn)

  • 　　1 AD9225的結(jié)構(gòu) 　　AD9225是ADI公司生產(chǎn)的單片、單電源供電、12位精度、25Msps高速模數(shù)轉(zhuǎn)換器,片內(nèi)集成高性能的采樣保持放大器和參考電壓源。AD9225采用帶有誤差校正邏輯的四級差分流水結(jié)構(gòu),以保證在25Msps采樣率下獲得精確的12位數(shù)據(jù)。除了最后一級,每一級都有一個低分辨率的閃速A/D與一個殘差放大器(MDAC)相連。此放大器用來放大重建DAC的輸出和下一級閃速A/D的輸入差,每一級的最后一位作為冗余位,以校驗數(shù)字誤差,其結(jié)構(gòu)如圖1所示。 　　   　　圖
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實現(xiàn)基于USB3.0技術(shù)的高清攝像頭系統(tǒng)設(shè)計

  • 　　高清圖像質(zhì)量已經(jīng)快速成為現(xiàn)代家庭中多媒體產(chǎn)品的標準配置。在該領(lǐng)域之外的許多應用中，更高的分辨率、更好的對比度、更大的色深和更快的幀率也都越來越受歡迎，這些應用包括安保、醫(yī)療成像和工廠生產(chǎn)線檢測系統(tǒng)等等。當然，盡管增強型成像技術(shù)在不久的將來更加流行似乎是板上釘釘?shù)氖虑?，但這將取決于支持更高數(shù)據(jù)傳輸能力的先進半導體技術(shù)的發(fā)展。本文將以實例闡述半導體技術(shù)所取得的進展。 　　雖然USB連接標準開始并沒有引起太多關(guān)注，但從上世紀90年代中期第一次脫穎而出已經(jīng)改變了很多，它現(xiàn)在已經(jīng)遠遠不只是為低數(shù)據(jù)速率的鼠標和
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Vivado HLS推動協(xié)議處理系統(tǒng)蓬勃發(fā)展(上)

  • 　　1 提高抽象層次 　　Vivado HLS能提高系統(tǒng)設(shè)計的抽象層次，為設(shè)計人員帶來切實的幫助。Vivado HLS通過下面兩種方法提高抽象層次： 　　● 使用C/C++作為編程語言，充分利用該語言中提供的高級結(jié)構(gòu); 　　● 提供更多數(shù)據(jù)原語，便于設(shè)計人員使用基礎(chǔ)硬件構(gòu)建塊(位向量、隊列等)。 　　與使用RTL相比，這兩大特性有助于設(shè)計人員使用Vivado HLS更輕松地解決常見的協(xié)議系統(tǒng)設(shè)計難題。最終簡化系統(tǒng)匯編，簡化FIFO和存儲器訪問，實現(xiàn)控制流程的抽象。HLS的另一大優(yōu)勢是便于架構(gòu)研究和
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Vivado HLS推動協(xié)議處理系統(tǒng)蓬勃發(fā)展(下)

  • 　　接上篇 　　4 設(shè)置簡單系統(tǒng) 　　協(xié)議處理一般情況下屬于狀態(tài)事務(wù)。必須先順序讀取在多個時鐘周期內(nèi)進入總線的數(shù)據(jù)包字，然后根據(jù)數(shù)據(jù)包的某些字段決定進一步操作。通常應對這種處理的方法是使用狀態(tài)機，對數(shù)據(jù)包進行迭代運算，完成必要的處理。例3是一種簡單的狀態(tài)機，用于根據(jù)上一級的輸入丟棄或轉(zhuǎn)發(fā)數(shù)據(jù)包。該函數(shù)接收三個參數(shù)：一個是通過“inData”流接收到的輸入分組數(shù)據(jù);一個是通過“validBuffer”流顯示數(shù)據(jù)包是否有效的1位旗標;第三個是稱為&ldquo
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多路SDI信號單波長無損光傳輸

  • 　　摘要：針對目前市場上越來越多針對SDI信號的應用需求，提出了多路SDI電信號單波長光纖傳輸?shù)膶崿F(xiàn)方案，就方案中出現(xiàn)的由于FIFO“寫滿”或“讀空”引起的SDI信號傳輸誤碼，提出了一種基于FPGA內(nèi)部PLL的可控時鐘，利用該時鐘作為FIFO的讀時鐘，實現(xiàn)SDI信號無損傳輸。 　　引言 　　串行數(shù)字接口(Serial Digital Interface，簡寫為SDI)是針對演播室環(huán)境提出的用單根電纜來傳輸數(shù)字視音頻信號的方式。在SMTPE-259M標準中
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零基礎(chǔ)學FPGA（十一）一步一腳印之基于FIFO的串口發(fā)送機設(shè)計全流程及常見錯誤詳解

  • 　　記得在上幾篇博客中，有幾名網(wǎng)友提出要加進去錯誤分析這一部分，那我們就從今天這篇文章開始加進去我在消化這段代碼的過程中遇到的迷惑，與大家分享。 　　今天要寫的是一段基于FIFO的串口發(fā)送機設(shè)計，之前也寫過串口發(fā)送的電路，這次寫的與上次的有幾分類似。這段代碼也是我看過別人寫過的之后，消化一下再根據(jù)自己的理解寫出來的，下面是我寫這段代碼的全部流程和思路，希望對剛開始接觸的朋友來說有一點點的幫助，也希望有經(jīng)驗的朋友給予寶貴的建議。 　　首先來解釋一下FIFO的含義，F(xiàn)IFO就是First Input Fi
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跨越鴻溝：同步世界中的異步信號

  • 　　只有最初級的邏輯電路才使用單一的時鐘。大多數(shù)與數(shù)據(jù)傳輸相關(guān)的應用都有與生俱來的挑戰(zhàn)，即跨越多個時鐘域的數(shù)據(jù)移動，例如磁盤控制器、CDROM/DVD 控制器、調(diào)制解調(diào)器、網(wǎng)卡以及網(wǎng)絡(luò)處理器等。當信號從一個時鐘域傳送到另一個時鐘域時，出現(xiàn)在新時鐘域的信號是異步信號。 　　在現(xiàn)代 IC、ASIC 以及 FPGA 設(shè)計中，許多軟件程序可以幫助工程師建立幾百萬門的電路，但這些程序都無法解決信號同步問題。設(shè)計者需要了解可靠的設(shè)計技巧，以減少電路在跨時鐘域通信時的故障風險。 　　基礎(chǔ) 　　從事多時鐘設(shè)計的第一
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Microblaze在RFID閱讀器的軟硬件設(shè)計中的應用

  • 　　引 言 　　RFID 技術(shù)是從 20 世紀 80 年代走向成熟的一項自動識別技術(shù)，近年來發(fā)展十分迅速。 目前，在全世界，基于 RFID 技術(shù)的電子標簽，使用已經(jīng) 非常廣泛了，這主要取決于它的特性，RFID 標簽可以使用在幾乎所有的物理對象上。RFID 技術(shù)在 工業(yè)自動化，物體跟蹤，交通運輸控制管理，防偽校園卡，電子錢包，行李標簽，收費系統(tǒng)，醫(yī)用裝 置，電子物品的監(jiān)控和軍事用途等方面已經(jīng)得到了廣泛的應用。例如第二代居民身份證，使用基于 ISO/IEC4443-B 標準的 13.56 MHz 電子標簽，
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一種節(jié)能型可升級異步FIFO的FPGA實現(xiàn)

  • 　　現(xiàn)代數(shù)字系統(tǒng)中，異步FIFO是一種被廣泛應用于跨時鐘域進行數(shù)據(jù)傳輸?shù)挠行Х绞健．惒紽IFO主要應用于兩種不同時鐘域的數(shù)據(jù)傳輸，這意味著數(shù)據(jù)的寫入在一個時鐘域，而數(shù)據(jù)的讀出卻在另一個時鐘域，兩個時鐘完全異步[1]?，F(xiàn)代通信系統(tǒng)中，特別是在移動通信系統(tǒng)中，人們對于節(jié)能型的產(chǎn)品提出了更高的要求。隨著技術(shù)的發(fā)展，F(xiàn)PGA的技術(shù)、性能、穩(wěn)定性等指標已經(jīng)得到很大提高，同時FPGA廠商為不同的應用開發(fā)提供了各種IP核，大大減少了產(chǎn)品的開發(fā)周期，在各大FPGA廠商中，Xilinx的IP核應用比較廣泛。但其IP核卻沒有
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FPGA研發(fā)之道(12)-設(shè)計不是湊波形(二)FIFO(下)

  • 　　FIFO在FPGA設(shè)計中除了上篇所介紹的功能之外， 還有以下作為以下功能使用： 　　(1) 內(nèi)存申請 　　在軟件設(shè)計中，使用malloc()和free()等函數(shù)可以用于內(nèi)存的申請和釋放。特別是在有操作系統(tǒng)的環(huán)境下，可以保證系統(tǒng)的內(nèi)存空間被動態(tài)的分配和使用，非常的方便。如果在FPGA內(nèi)部實現(xiàn)此動態(tài)的內(nèi)存分配和申請，相對來說較為復雜，例如某些需要外部數(shù)據(jù)存儲且需動態(tài)改變的應用需求下，需要對FPGA外部DDR(或SRAM等)的存儲空間，進行動態(tài)的分配和釋放。通過使用FIFO作為內(nèi)存分配器，雖然比不上軟件
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FPGA研發(fā)之道(11)-設(shè)計不是湊波形(一)FIFO(上)

  • 　　FIFO是FPGA內(nèi)部一種常用的資源，可以通過FPGA廠家的的IP生成工具生成相應的FIFO。FIFO可分為同步FIFO和異步FIFO，其區(qū)別主要是，讀寫的時鐘是否為同一時鐘，如使用一個時鐘則為同步FIFO，讀寫時鐘分開則為異步FIFO。一般來說，較大的FIFO可以選擇使用內(nèi)部BLOCK RAM資源，而小的FIFO可以使用寄存器資源例化使用。 　　一般來說，F(xiàn)IFO的主要信號包括： 　　實際使用中，可編程滿的信號(XILINX 的FIFO)較為常用，ALTERA的FIFO中，可以通過寫深度(即寫入
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fifo 介紹

采用FIFO方式時，信息被以所收到的次序進行傳輸。 表示信息存儲的一種數(shù)據(jù)結(jié)構(gòu)，含義是先進入的對象先取出。隊列（Queue ）就是基于這種性質(zhì)實現(xiàn)的。 FIFO( First In First Out)簡單說就是指先進先出。由于微電子技術(shù)的飛速發(fā)展，新一代FIFO芯片容量越來越大，體積越來越小，價格越來越便宜。作為一種新型大規(guī)模集成電路，F(xiàn)IFO芯片以其靈活、方便、高效的特性，逐漸在高速數(shù)據(jù)采 [ 查看詳細 ]

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