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EEPW首頁(yè) >> 主題列表 >> slave

基于USB3．0協(xié)議的PC與FPGA通信系統(tǒng)的設(shè)計(jì)

  • 摘要 針對(duì)USB2.0在高速數(shù)據(jù)采集系統(tǒng)中帶寬局限問(wèn)題，設(shè)計(jì)了一款基于USB3.0總線(xiàn)的高速數(shù)據(jù)采集接口系統(tǒng)。通過(guò)對(duì)USB3.0的接口硬件系統(tǒng)、設(shè)備固件以及SLAVE FIFO與FPGA接口讀寫(xiě)操作的設(shè)計(jì)，并經(jīng)過(guò)實(shí)驗(yàn)測(cè)試，USB3.0硬
  • 關(guān)鍵字： FPGA  USB3．0固件  SLAVE FIFO  數(shù)據(jù)通信  

主從觸發(fā)器(master-slave flip-flop)基本原理

  • 圖13-11(a)所示為主從RS觸發(fā)器原理電路。它是由兩個(gè)高電平觸發(fā)方式的同步RS觸發(fā)器構(gòu)成。其中門(mén)E、F、G、H構(gòu)成主觸發(fā)器，時(shí)鐘信號(hào)為CP，輸出為Q、，輸入為R、S。門(mén)A、B、C、D構(gòu)成從觸發(fā)器，時(shí)鐘信號(hào)為，輸入為主觸發(fā)器
  • 關(guān)鍵字： 基本  原理  flip-flop  master-slave  觸發(fā)器  主從  
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