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EEPW首頁 >> 主題列表 >> fpga設(shè)計

FPGA設(shè)計中不建議使用的電路，你知道嗎

  • 1、不建議使用組合邏輯時鐘或門控時鐘。組合邏輯和門控時鐘很容易產(chǎn)生毛刺，用組合邏輯的輸出作為時鐘很容易使系統(tǒng)產(chǎn)生誤動作。2、 不建議使用行波時
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并行設(shè)計FPGA和PCB，應(yīng)對系統(tǒng)設(shè)計的趨勢與挑戰(zhàn)

  • 復(fù)雜度日益增加的系統(tǒng)設(shè)計要求高性能FPGA的設(shè)計與PCB設(shè)計并行進行。通過整合FPGA和PCB設(shè)計工具以及采用高密度互連(HDI)等先進的制造工藝，這種設(shè)計方法
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寬帶數(shù)字信道化EDA設(shè)計

  • 隨著抗干擾通信體制的廣泛應(yīng)用，實現(xiàn)全概率信號截獲的接收機是非常需要的，而其關(guān)鍵是實時處理。由于寬帶信號接收系統(tǒng)的采樣速率很高，很難直接進行實
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多時鐘FPGA設(shè)計策略闡述

  • 利用FPGA實現(xiàn)大型設(shè)計時，可能需要FPGA具有以多個時鐘運行的多重數(shù)據(jù)通路，這種多時鐘FPGA設(shè)計必須特別小心，需要注意最大時鐘速率、抖動、最大時鐘數(shù)、異步時鐘設(shè)計和時鐘/數(shù)據(jù)關(guān)系。設(shè)計過程中最重要的一步是確定要用多少個不同的時鐘，以及如何進行布線，本文將對這些設(shè)計策略深入闡述。
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智能調(diào)試與綜合技術(shù)隔離FPGA設(shè)計中的錯誤淺析

  • 如果您的FPGA設(shè)計無法綜合或者沒能按預(yù)期在開發(fā)板上正常工作，原因往往不明，要想在數(shù)以千計的RTL和約束源文件...
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如何通過RTL分析、SDC約束和綜合向?qū)нM行FPGA設(shè)計

  • 大多數(shù)FPGA設(shè)計人員都充滿熱情地開展專業(yè)化問題解決和創(chuàng)造性工作，當然，他們工作壓力也相當大，工作流程也非常...
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FPGA設(shè)計中的功率計算技巧

  • 隨著工藝技術(shù)的越來越前沿化，F(xiàn)PGA器件擁有更多的邏輯、存儲器和特殊功能，如存儲器接口、DSP塊和多種高速SER...
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FPGA在頻率綜合器中的應(yīng)用設(shè)計與電路

基于FPGA的核物理實驗定標器的設(shè)計實現(xiàn)

四種常用FPGA/CPLD設(shè)計思想與技巧之串并轉(zhuǎn)換

提高FPGA設(shè)計生產(chǎn)力的工具、技巧和方法指南

  • 作者:Davin Lim，Xilinx公司 能否快速了解設(shè)計時序狀態(tài)是衡量任何FPGA設(shè)計環(huán)境有效性的關(guān)鍵。 　　影響FPGA設(shè)計周期生產(chǎn)力的最大因素是什么？許多設(shè)計人員的答案是，時序收斂（timing closure）是影響產(chǎn)品設(shè)計走向市場的關(guān)鍵，他們還為這個答案提供了充足的理由。高效實現(xiàn)時序收斂，獲得可信的結(jié)果是每一位設(shè)計師的夢想。然而，這僅僅是問題的一部分。要在整個設(shè)計周期中真正做到高效率，設(shè)計師需要依賴整個設(shè)計環(huán)境以及其中的多種工具來管理流程復(fù)雜性，并為FPGA設(shè)計的獨特風格和方法提供真實的
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基于狀態(tài)機和流水線技術(shù)的3DES加密算法及其FPGA設(shè)計

  • 隨著網(wǎng)絡(luò)的快速發(fā)展，信息安全越來越引起人們的關(guān)注。加密技術(shù)作為信息安全的利器，正發(fā)揮著重大的作用。通過在硬件設(shè)備（如由器、交換機等）中添加解密功能，可使存儲和傳輸?shù)臄?shù)據(jù)具有較高的安全性。傳統(tǒng)的加密工作是通過在主機上運行加密軟件實現(xiàn)的。這種方法除占用主機資源外，其運算速度較硬件加密要慢，密鑰以明文的方式存儲在程序中，或者以加密的方式存儲在文件或數(shù)字庫中，重要數(shù)據(jù)（如個人密碼PIN等）會在某一時刻以明文形式出現(xiàn)在計算機的內(nèi)存或磁盤中，安全性較差。而硬件加密是通過獨立于主機系統(tǒng)外的硬件加密設(shè)備實現(xiàn)的，所有關(guān)鍵數(shù)
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