語法結(jié)構(gòu) 文章 進(jìn)入語法結(jié)構(gòu)技術(shù)社區(qū)

Verilog HDL基礎(chǔ)知識(shí)6之語法結(jié)構(gòu)

• 雖然 Verilog 硬件描述語言有很完整的語法結(jié)構(gòu)和系統(tǒng)，這些語法結(jié)構(gòu)的應(yīng)用給設(shè)計(jì)描述帶來很多方便。但是 Verilog是描述硬件電路的，它是建立在硬件電路的基礎(chǔ)上的。有些語法結(jié)構(gòu)是不能與實(shí)際硬件電路對(duì)應(yīng)起來的，比如 for 循環(huán)，它是不能映射成實(shí)際的硬件電路的，因此，Verilog 硬件描述語言分為可綜合和不可綜合語言。下面我們就來簡(jiǎn)單的介紹一下可綜合與不可綜合。(1) 所謂可綜合，就是我們編寫的Verilog代碼能夠被綜合器轉(zhuǎn)化為相應(yīng)的電路結(jié)構(gòu)。因此，我們常用可綜合語句來描述數(shù)字硬件電路。(2) 所
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