首頁　 資訊　 商機 　 下載　 拆解 　 高校　 招聘 　 雜志　 會展　 EETV　 百科 　 問答　 電路圖　 工程師手冊 　 Datasheet　 100例 　 活動中心　 E周刊閱讀 　 樣片申請
EEPW首頁 >> 主題列表 >> 觸發(fā)延遲

觸發(fā)延遲 文章 最新資訊

基于VHDL的時鐘分頻和觸發(fā)延遲電路在FPGA上的實現

  • 在EAST分布式中央定時同步系統(tǒng)中，時鐘分頻和觸發(fā)延遲電路是分布式節(jié)點的核心。為了完成對基準時鐘信號進行多路任意整數倍的等占空比的分頻，并對輸入的觸發(fā)脈沖進行多路任意時間的延遲輸出，本設計中采用VHDL語言進行編程，實現了多路時鐘分頻信號的輸出和多路延遲輸出，特別是提高了奇數分頻和觸發(fā)延遲的時間精度，最后在QuartusⅡ9．0軟件上時設計的波形進行分析，驗證了該設計的可行性。
  • 關鍵字： 觸發(fā)延遲  中央定時同步系統(tǒng)  VHDL  
共1條 1/1 1

觸發(fā)延遲介紹

您好，目前還沒有人創(chuàng)建詞條觸發(fā)延遲!
歡迎您創(chuàng)建該詞條，闡述對觸發(fā)延遲的理解，并與今后在此搜索觸發(fā)延遲的朋友們分享。    創(chuàng)建詞條

熱門主題

樹莓派    linux   
關于我們 - 廣告服務 - 企業(yè)會員服務 - 網站地圖 - 聯(lián)系我們 - 征稿 - 友情鏈接 - 手機EEPW
Copyright ?2000-2015 ELECTRONIC ENGINEERING & PRODUCT WORLD. All rights reserved.
《電子產品世界》雜志社 版權所有 北京東曉國際技術信息咨詢有限公司
備案 京ICP備12027778號-2 北京市公安局備案：1101082052    京公網安備11010802012473