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EEPW首頁(yè) >> 主題列表 >> 觸發(fā)延遲

基于VHDL的時(shí)鐘分頻和觸發(fā)延遲電路在FPGA上的實(shí)現(xiàn)

  • 在EAST分布式中央定時(shí)同步系統(tǒng)中，時(shí)鐘分頻和觸發(fā)延遲電路是分布式節(jié)點(diǎn)的核心。為了完成對(duì)基準(zhǔn)時(shí)鐘信號(hào)進(jìn)行多路任意整數(shù)倍的等占空比的分頻，并對(duì)輸入的觸發(fā)脈沖進(jìn)行多路任意時(shí)間的延遲輸出，本設(shè)計(jì)中采用VHDL語(yǔ)言進(jìn)行編程，實(shí)現(xiàn)了多路時(shí)鐘分頻信號(hào)的輸出和多路延遲輸出，特別是提高了奇數(shù)分頻和觸發(fā)延遲的時(shí)間精度，最后在QuartusⅡ9．0軟件上時(shí)設(shè)計(jì)的波形進(jìn)行分析，驗(yàn)證了該設(shè)計(jì)的可行性。
  • 關(guān)鍵字： 觸發(fā)延遲  中央定時(shí)同步系統(tǒng)  VHDL  
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觸發(fā)延遲介紹

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