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Verilog HDL基礎(chǔ)知識(shí)8之綜合語(yǔ)句

• 可綜合語(yǔ)句1.要保證Verilog HDL賦值語(yǔ)句的可綜合性，在建模時(shí)應(yīng)注意以下要點(diǎn)：2.不使用initial。3.不使用#10。4.不使用循環(huán)次數(shù)不確定的循環(huán)語(yǔ)句，如forever、while等。5.不使用用戶自定義原語(yǔ)（UDP元件）。6.盡量使用同步方式設(shè)計(jì)電路。7.除非是關(guān)鍵路徑的設(shè)計(jì)，一般不采用調(diào)用門級(jí)元件來(lái)描述設(shè)計(jì)的方法，建議采用行為語(yǔ)句來(lái)完成設(shè)計(jì)。8.用always過(guò)程塊描述組合邏輯，應(yīng)在敏感信號(hào)列表中列出所有的輸入信號(hào)。9.所有的內(nèi)部寄存器都應(yīng)該能夠被復(fù)位，在使用FPGA實(shí)現(xiàn)設(shè)計(jì)時(shí)，應(yīng)盡量使
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