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電路優(yōu)化設(shè)計 文章 進入電路優(yōu)化設(shè)計技術(shù)社區(qū)

基于FPGA的VHDL語言電路優(yōu)化設(shè)計

  • 在VHDL語言電路優(yōu)化設(shè)計當(dāng)中，優(yōu)化問題主要包括面積優(yōu)化和速度優(yōu)化。面積優(yōu)化是指CPLD／FPGA的資源利用率優(yōu)化，即用盡可能少的片內(nèi)資源實現(xiàn)更多電路功能；速度優(yōu)化是指設(shè)計系統(tǒng)滿足一定的速度要求。
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基于OrCAD/PSpice9的電路優(yōu)化設(shè)計

  • OrCAD是由美國ORCAD公司于八十年代末推出的EDA軟件，每天都會有百萬計的電子工程師、PCB設(shè)計師在使用。它...
  • 關(guān)鍵字： OrCAD  PSpice9  電路優(yōu)化設(shè)計  

基于CPLD/FPGA的VHDL語言電路優(yōu)化設(shè)計

共3條 1/1 1

電路優(yōu)化設(shè)計介紹

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