浮點(diǎn) 文章進(jìn)入浮點(diǎn)技術(shù)社區(qū)

TMS320C672x系列浮點(diǎn)DSP的EMIF研究與應(yīng)用

TMS320C672x系列浮點(diǎn)DSP的EMIF研究與應(yīng)用,針對(duì)如何靈活應(yīng)用高性能32／64位浮點(diǎn)DSP TMS320C672x提供的性能優(yōu)良的外部存儲(chǔ)器接口(EMIF)，分析了EMIF的特點(diǎn)和使用技巧，以TMS320C6722B型DSP為例，設(shè)計(jì)了EMIF與外部HY57V281620A型SDRAM和異步AM29LV800BB-90EC型Flash的硬件接口，并分析了EMIF訪問SDRAM和Flash時(shí)各控制寄存器配置的方法和具體步驟，列出了該配置命令下EMIF引腳與邏輯地址的對(duì)應(yīng)關(guān)系和具體的軟件編寫例程；
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Cortex-M3內(nèi)核浮點(diǎn)型運(yùn)算的研究與實(shí)現(xiàn)

摘要：通過分析Cortex-M3內(nèi)核的結(jié)構(gòu)與浮點(diǎn)型格式，充分利用Cortex-M3內(nèi)核中的分支預(yù)測(cè)、單周期乘法、硬件除法等眾多功能強(qiáng)大的特性，使用Thumb-2指令集實(shí)現(xiàn)了單精度浮點(diǎn)型的加、減、乘、除與比較運(yùn)算，并給出了加減法
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基于MATLAB在FPGA 算法上浮點(diǎn)定點(diǎn)轉(zhuǎn)換的實(shí)現(xiàn)

基于MATLAB在FPGA 算法上浮點(diǎn)定點(diǎn)轉(zhuǎn)換的實(shí)現(xiàn),浮點(diǎn)定點(diǎn)轉(zhuǎn)換是在 FPGA 上實(shí)現(xiàn)算法時(shí)最困難的地方（圖 1）。雖然 MATLAB 是一種強(qiáng)大的運(yùn)算開發(fā)工具，但其許多優(yōu)點(diǎn)卻在浮點(diǎn)定點(diǎn)轉(zhuǎn)換過程中被降低了。例如，由于定點(diǎn)算術(shù)中精度較低，新的數(shù)學(xué)誤差被引入算法。您必須重
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基于FPGA的復(fù)數(shù)浮點(diǎn)協(xié)方差矩陣實(shí)現(xiàn)

基于FPGA的協(xié)方差矩陣運(yùn)算的實(shí)現(xiàn)大多采用的是定點(diǎn)計(jì)算方式，在運(yùn)算過程中，存在數(shù)據(jù)處理動(dòng)態(tài)范圍小，容易溢出，截?cái)嗾`差等問題。加之以空間譜估計(jì)為研究背景的協(xié)方差矩陣運(yùn)算，大多得到的是針對(duì)特殊陣列模型的實(shí)對(duì)稱矩陣，不具備通用性。針對(duì)定點(diǎn)運(yùn)算的不足和該運(yùn)算的適用范圍，研究了浮點(diǎn)運(yùn)算和復(fù)數(shù)運(yùn)算的特點(diǎn)，提出了基于復(fù)數(shù)矢量的浮點(diǎn)協(xié)方差運(yùn)算的FPGA實(shí)現(xiàn)方案。在Altera＼stratix＼EP1S20F780C7中的仿真和調(diào)試結(jié)果表明了該方案的有效性。
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基于SHARC 2147x處理器的浮點(diǎn)數(shù)字信號(hào)處理

基于SHARC 2147x處理器的浮點(diǎn)數(shù)字信號(hào)處理,浮點(diǎn)數(shù)字信號(hào)處理已成為精密技術(shù)的一貫需求，航空、工業(yè)機(jī)器和醫(yī)療保健等領(lǐng)域要求較高精度的應(yīng)用通常都有這個(gè)需求。醫(yī)療超聲設(shè)備是目前在用的最復(fù)雜的信號(hào)處理機(jī)器之一，并且逐漸向便攜式領(lǐng)域擴(kuò)展。其面臨的挑戰(zhàn)在于
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一種高性能浮點(diǎn)DSP芯片TMS320C6713及其最小系統(tǒng)的設(shè)計(jì)

一種高性能浮點(diǎn)DSP芯片TMS320C6713及其最小系統(tǒng)的設(shè)計(jì),德州儀器公司推出的高性能浮點(diǎn)DSP芯片TMS320C6713顯著提高了嵌入式應(yīng)用的性能,降低了系統(tǒng)設(shè)計(jì)的復(fù)雜度。介紹了該芯片的結(jié)構(gòu)、特點(diǎn)和功能,進(jìn)行了TMS320C6713最小系統(tǒng)的設(shè)計(jì)并闡述了PCB設(shè)計(jì)時(shí)的注意事項(xiàng)。
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高速流水線浮點(diǎn)加法器的FPGA實(shí)現(xiàn)

本工程設(shè)計(jì)完全符合IP核設(shè)計(jì)的規(guī)范流程，而且完成了Verilog HDL建模、功能仿真、綜合、時(shí)序仿真等IP核設(shè)計(jì)的整個(gè)過程，電路功能正確。實(shí)際上，本系統(tǒng)在布局布線后，其系統(tǒng)的最高時(shí)鐘頻率可達(dá)80MHz。雖然使用浮點(diǎn)數(shù)會(huì)導(dǎo)致舍入誤差，但這種誤差很小，可以忽略。實(shí)踐證明，本工程利用流水線結(jié)構(gòu)，方便地實(shí)現(xiàn)了高速、連續(xù)、大數(shù)據(jù)量浮點(diǎn)數(shù)的加法運(yùn)算，而且設(shè)計(jì)結(jié)構(gòu)合理，性能優(yōu)異，可以應(yīng)用在高速信號(hào)處理系統(tǒng)中。
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充分發(fā)揮FPGA浮點(diǎn)IP內(nèi)核的優(yōu)勢(shì)

最近出現(xiàn)的 FPGA設(shè)計(jì)工具和 IP有效減少了計(jì)算占用的資源，大大簡(jiǎn)化了浮點(diǎn)數(shù)據(jù)通路的實(shí)現(xiàn)。而且，與數(shù)字信號(hào)處理器不同， FPGA能夠支持浮點(diǎn)和定點(diǎn)混合工作的 DSP數(shù)據(jù)通路，實(shí)現(xiàn)的性能超過了 100 GFLOPS。在所有信
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單精度浮點(diǎn)加法器的FPGA實(shí)現(xiàn)

摘要：在FPGA上實(shí)現(xiàn)單精度浮點(diǎn)加法器的設(shè)計(jì)，通過分析實(shí)數(shù)的IEEE 754表示形式和IEEE 754單精度浮點(diǎn)的存儲(chǔ)格式，設(shè)計(jì)出一種適合在FPGA上實(shí)現(xiàn)單精度浮點(diǎn)加法運(yùn)算的算法處理流程，依據(jù)此算法處理流程劃分的各個(gè)處理模塊
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浮點(diǎn)DSC使控制系統(tǒng)如虎添翼

　　DSC（Digital signal controller，數(shù)字信號(hào)控制器）是一種面向高端嵌入式系統(tǒng)的最先進(jìn)的單片控制處理器?；诟↑c(diǎn)架構(gòu)的DSC具有更快的處理速度，所需的程序儲(chǔ)存容量更少，支持更高級(jí)的有助于節(jié)省功耗的計(jì)算算法，同時(shí)進(jìn)一步擴(kuò)展了系統(tǒng)的性能。浮點(diǎn)編程比定點(diǎn)編程的速度更快，SoC（system-on-a-chip，片上系統(tǒng)）的集成方式能夠有效控制板級(jí)空間、元件數(shù)量和整體系統(tǒng)開銷。　　隨著嵌入式系統(tǒng)承擔(dān)的任務(wù)越來越復(fù)雜，不論是降低功耗還是實(shí)現(xiàn)諸如汽車導(dǎo)航之類的新功能，它們都需要具有更高性
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定點(diǎn)dsp與浮點(diǎn)dsp的比較

定點(diǎn)運(yùn)算DSP在應(yīng)用中已取得了極大的成功，而且仍然是DSP應(yīng)用的主體。然而，隨著對(duì)DSP處理速度與精度、存儲(chǔ)器容量、編程的靈活性和方便性要求的不斷提高、自80年代中后期以來，各DSP生產(chǎn)廠家陸續(xù)推出了各自的32bit浮點(diǎn)運(yùn)算DSP。和定點(diǎn)運(yùn)算DSP相比，浮點(diǎn)運(yùn)算DSP具有許多優(yōu)越性：浮點(diǎn)運(yùn)算DSP比定點(diǎn)運(yùn)算DSP的動(dòng)態(tài)范圍要大很多。定點(diǎn)DSP的字長(zhǎng)每增加1bit,動(dòng)態(tài)范
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ARM體系下浮點(diǎn)數(shù)Middle-Endian問題的處理

　　隨著嵌入式微處理器芯片性能的日益提高，嵌入式設(shè)備也得到了廣泛的應(yīng)用。隨著應(yīng)用的擴(kuò)展，嵌入式軟件開發(fā)也呈現(xiàn)出功能多樣化、平臺(tái)多樣化、體系結(jié)構(gòu)多樣化的特點(diǎn)。　　由于可移植性好，相當(dāng)一部分嵌入式軟件都是用C/C++語言開發(fā)的，而C/C++語言編寫的程序中數(shù)據(jù)存儲(chǔ)字節(jié)順序是與編譯平臺(tái)所用的CPU相關(guān)的，所以嵌入式軟件移植過程中，數(shù)據(jù)存儲(chǔ)字節(jié)順序是需要重點(diǎn)處理的地方。　　在嵌入式GIS軟件從x86體系結(jié)構(gòu)下移植到ARM體系結(jié)構(gòu)的過程中，遇到了浮點(diǎn)數(shù)據(jù)存儲(chǔ)字節(jié)順序的問題。該問題既不是Big-Endian，
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32位單精度浮點(diǎn)乘法器的FPGA實(shí)現(xiàn)

本文使用Altera Quartus II 4.1仿真軟件, 采用的器件是EPF10K100EQ 240 -1, 對(duì)乘法器進(jìn)行了波形仿真, 并采用0.5CMOS工藝進(jìn)行邏輯綜合。
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32位DSP設(shè)計(jì)中的流水線數(shù)據(jù)相關(guān)問題

本文分析了該流水線的設(shè)計(jì)過程，并對(duì)遇到的數(shù)據(jù)相關(guān)問題提出了一種新的解決方法。...
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德州儀器推出業(yè)界最低成本的浮點(diǎn) DSP

僅 5.75 美元的 TMS320C6720 DSP 為成本敏感型應(yīng)用帶來方便的浮點(diǎn)功能日前，德州儀器 (TI) 宣布推出業(yè)界成本最低的浮點(diǎn) DSP TMS320C6720。該款 DSP 專門針對(duì)樂器、醫(yī)療、生物識(shí)別、無線電廣播、音頻會(huì)議、儀表以及工業(yè)應(yīng)用等成本敏感型應(yīng)用而設(shè)計(jì)，從而進(jìn)一步豐富了業(yè)界最廣泛的 DSP 產(chǎn)品系列。包括 C6720 DSP（每萬
關(guān)鍵字： DSP 單片機(jī) 德州儀器浮點(diǎn) 嵌入式系統(tǒng) 最低成本