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EEPW首頁(yè) >> 主題列表 >> 時(shí)鐘設(shè)計(jì)

進(jìn)行新的靈活的時(shí)鐘設(shè)計(jì)正當(dāng)時(shí)

  • 時(shí)下，許多應(yīng)用對(duì)于時(shí)序方案的要求已經(jīng)越來(lái)越高。從小型外設(shè)和軟件狗到攝像機(jī)模塊和無(wú)線耳機(jī)等設(shè)備越來(lái)越小，需要結(jié)合更多的功能，同時(shí)更加便攜，對(duì)時(shí)
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基于Multisim的數(shù)字時(shí)鐘設(shè)計(jì)

  • 摘要：為了提高電子電路實(shí)驗(yàn)教學(xué)質(zhì)量，引入了Multisim仿真軟件，以增加學(xué)生的學(xué)習(xí)興趣。利用邏輯電路的設(shè)計(jì)方法，做了數(shù)字時(shí)鐘的實(shí)驗(yàn)，得到了正確的結(jié)果。得到的結(jié)論：利用Multisim強(qiáng)大的功能對(duì)電子電路進(jìn)行仿真測(cè)試
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基于Multisim的數(shù)字時(shí)鐘設(shè)計(jì)

  • 摘要：為了提高電子電路實(shí)驗(yàn)教學(xué)質(zhì)量，引入了Multisim仿真軟件，以增加學(xué)生的學(xué)習(xí)興趣。利用邏輯電路的設(shè)計(jì)方法，做了數(shù)字時(shí)鐘的實(shí)驗(yàn)，得到了正確的結(jié)果。得到的結(jié)論：利用Multisim強(qiáng)大的功能對(duì)電子電路進(jìn)行仿真測(cè)試
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FPGA時(shí)鐘設(shè)計(jì)

  • 摘要：在FPGA設(shè)計(jì)中，為了成功地操作，可靠的時(shí)鐘是非常關(guān)鍵的。設(shè)計(jì)不良的時(shí)鐘在極限的溫度、電壓下將導(dǎo)致錯(cuò)誤的行為。在設(shè)計(jì)PLD／FPGA時(shí)通常采用如下四種類型時(shí)鐘：全局時(shí)鐘、門控時(shí)鐘、多級(jí)邏輯時(shí)鐘和波動(dòng)式時(shí)鐘。
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時(shí)鐘設(shè)計(jì)介紹

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