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半大馬士革集成中引入空氣間隙結(jié)構(gòu)面臨的挑戰(zhàn)

  • l  隨著芯片制造商向3nm及以下節(jié)點(diǎn)邁進(jìn)，后段模塊處理迎來挑戰(zhàn)l  半大馬士革集成方案中引入空氣間隙結(jié)構(gòu)可能有助于縮短電阻電容的延遲時(shí)間 隨著器件微縮至3nm及以下節(jié)點(diǎn)，后段模塊處理迎來許多新的挑戰(zhàn)，這使芯片制造商開始考慮新的后段集成方案。 在3nm節(jié)點(diǎn)，最先進(jìn)的銅金屬化將被低電阻、無需阻擋層的釕基后段金屬化所取代。這種向釕金屬化的轉(zhuǎn)變帶來減成圖形化這一新的選擇。這個(gè)方法也被稱為“半大馬士革集成”，結(jié)合了最小間距互連的減成圖形化與通孔結(jié)構(gòu)的傳統(tǒng)大馬士革。 
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使用半大馬士革工藝流程研究后段器件集成的工藝

  • ●? ?介紹隨著技術(shù)推進(jìn)到1.5nm及更先進(jìn)節(jié)點(diǎn)，后段器件集成將會(huì)遇到新的難題，比如需要降低金屬間距和支持新的工藝流程。為了強(qiáng)化電阻電容性能、減小邊緣定位誤差，并實(shí)現(xiàn)具有挑戰(zhàn)性的制造工藝，需要進(jìn)行工藝調(diào)整。為應(yīng)對(duì)這些挑戰(zhàn)，我們嘗試在1.5nm節(jié)點(diǎn)后段自對(duì)準(zhǔn)圖形化中使用半大馬士革方法。我們?cè)趇mec生產(chǎn)了一組新的后段器件集成掩膜版，以對(duì)單大馬士革和雙大馬士革進(jìn)行電性評(píng)估。新掩膜版的金屬間距分別為14nm、16nm、18nm、20nm和22nm，前兩類是1.5nm節(jié)點(diǎn)后段的最小目標(biāo)金屬間距
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半大馬士革介紹

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