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EEPW首頁 >> 主題列表 >> 制程設(shè)計(jì)

Cadence協(xié)助創(chuàng)意、聯(lián)電克服先進(jìn)制程設(shè)計(jì)挑戰(zhàn)

  • 益華電腦(Cadence Design Systems)近日宣布兩項(xiàng)成功合作案例，其一為設(shè)計(jì)服務(wù)業(yè)者創(chuàng)意電子(GUC)運(yùn)用Cadence Encounter數(shù)位設(shè)計(jì)實(shí)現(xiàn)系統(tǒng)(Digital Implementation System，EDI)與Cadence Litho Physical Analyzer，成功地完成了20nm系統(tǒng)晶片(SoC)測試晶片的試產(chǎn)。此外晶圓代工大廠聯(lián)電(UMC)已經(jīng)采用Cadence 「設(shè)計(jì)中(in-design)」與signoff DFM (design-for-manufa
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制程設(shè)計(jì)介紹

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