asic ip核 文章 最新資訊
SoC設(shè)計(jì)中的IP核保護(hù)方法研究
- 對現(xiàn)有主要IP核保護(hù)方法的原理和性能進(jìn)行了研究分析,指出了各種方法的優(yōu)缺點(diǎn),同時(shí)指出了IP核保護(hù)方法的發(fā)展方向。 隨著集成電路的規(guī)模依據(jù)摩爾定律不斷呈指數(shù)增長,目前已經(jīng)可以將整個(gè)系統(tǒng)集成到一塊單硅芯片上,片上系統(tǒng)(Sys-tem on a Chip, SoC)的概念也應(yīng)運(yùn)而生。然而對于大型的SoC 來說,無論從設(shè)計(jì)的費(fèi)用、周期還是可靠性來考慮,傳統(tǒng)的設(shè)計(jì)方法均已不能滿足需求,因此,基于知識產(chǎn)權(quán)( Intellectual Pro-perty, IP)核復(fù)用的設(shè)計(jì)方法也就隨之出現(xiàn)。
- 關(guān)鍵字： 片上系統(tǒng) 知識產(chǎn)權(quán)核 數(shù)字水印 簽名 IP核
IP核互連策略及規(guī)范
- 摘要：IP核有關(guān)標(biāo)準(zhǔn)及IP核互連規(guī)范目前正處于一個(gè)發(fā)展的關(guān)鍵時(shí)期，受到了業(yè)界的普遍關(guān)注。本文就IP核互連采取的策略進(jìn)行了分析，對目前幾種使用較多的IP核互連規(guī)范作了介紹。
- 關(guān)鍵字： 片上系統(tǒng)SOC 片上總線（On-ChipBus） IP核 互連策略 互連規(guī)范
ASIC中的異步時(shí)序設(shè)計(jì)
- 絕大部分的ASIC設(shè)計(jì)工程師在實(shí)際工作中都會(huì)遇到異步設(shè)計(jì)的問題，本文針對異步時(shí)序產(chǎn)生的問題，介紹了幾種同步的策略，特別是結(jié)繩法和異步FIFO的異步比較法都是比較新穎的方法。
- 關(guān)鍵字： ASIC
如何實(shí)現(xiàn)IP核心網(wǎng)的QoS
- NGN作為一個(gè)面向未來網(wǎng)絡(luò)業(yè)務(wù)應(yīng)用，基于分組平臺(tái)可以同時(shí)提供語音、數(shù)據(jù)、多媒體等綜合業(yè)務(wù)的系統(tǒng)，成為各大運(yùn)營商以及設(shè)備提供商關(guān)注的焦點(diǎn)。 在影響NGN運(yùn)營模式和運(yùn)營收益的各種關(guān)鍵因素中，IPQoS特別是核心網(wǎng)的IPQoS，無疑是非常重要的一項(xiàng)。
- 關(guān)鍵字： IP核
3-DES IP核的VerilogHDL設(shè)計(jì)
- 首先介紹了3-DES算法的加密/解密原理，在此基礎(chǔ)上，采用流水線技術(shù)，設(shè)計(jì)了一種高速的3-DES加/解密IP核，并用VerilogHDL語言描述其中的各個(gè)模塊。
- 關(guān)鍵字： IP核 流水線技術(shù) VerilogHDL DES加/解密
碼長可變、糾錯(cuò)能力可調(diào)的RS碼編碼器設(shè)計(jì)
- 目前對RS 編碼器的設(shè)計(jì)主要局限于單一碼長和固定糾錯(cuò)能力的RS 碼編碼器設(shè)計(jì)。本文提出的這種碼長可變、糾錯(cuò)能力可調(diào)的RS 編碼器是把常用的RS (7, 3) 碼、RS (15, 11) 碼、RS (15, 9) 碼在一個(gè)編碼電路中實(shí)現(xiàn), 把它做成IP 核, 這樣既可以大大地減少了芯片的面積而且給用戶提供了方便,又有很大的選擇空間。該編碼電路采用基于多項(xiàng)式乘法理論GF (2m ) 上的m 位快速有限域乘法的方法, 使電路的編碼速度有了很大的提高。本文設(shè)計(jì)的編碼器的最高工作頻率可達(dá)到100MHz, 完全滿足無
- 關(guān)鍵字： RS碼編碼器 IP核 糾錯(cuò)能力
基于FPGA的DDS IP核設(shè)計(jì)及仿真
- 以Altera公司的QuartusⅡ7．2作為開發(fā)工具，研究了基于FPGA的DDS IP核設(shè)計(jì)，并給出基于Signal TapⅡ嵌入式邏輯分析儀的仿真測試結(jié)果。將設(shè)計(jì)的DDS IP核封裝成為SOPC Builder自定義的組件，結(jié)合32位嵌入式CPU軟核NiosII，構(gòu)成可編程片上系統(tǒng)(SOPC)，利用極少的硬件資源實(shí)現(xiàn)了可重構(gòu)信號源。該系統(tǒng)基本功能都在FPGA芯片內(nèi)完成，利用SOPC技術(shù)，在一片F(xiàn)PGA芯片上實(shí)現(xiàn)了整個(gè)信號源的硬件開發(fā)平臺(tái)，達(dá)到既簡化電路設(shè)計(jì)、又提高系統(tǒng)穩(wěn)定性和可靠性的目的。
- 關(guān)鍵字： 直接數(shù)字頻率合成 IP核 FPGA
可進(jìn)化芯片的FPGA接口設(shè)計(jì)與實(shí)現(xiàn)
- 針對FPGA IP核在可進(jìn)化可編程系統(tǒng)芯片(SoPC)中嵌入時(shí)存在FPGA IP核端口時(shí)序控制和位流下載的問題，實(shí)現(xiàn)一種適用于可進(jìn)化SoPC芯片的FPGA接口。該FPGA接口使用異步FIFO、雙口RAM的結(jié)構(gòu)和可擴(kuò)展的讀/寫命令傳輸方式來實(shí)現(xiàn)FPGA IP核與系統(tǒng)的異步通信。嵌入式CPU可以通過FPGA接口實(shí)現(xiàn)FPGA IP核的片內(nèi)位流配置。FPGA接口中的硬件隨機(jī)數(shù)發(fā)生器實(shí)現(xiàn)進(jìn)化算法的硬件加速。
- 關(guān)鍵字： IP核 SOPC 片內(nèi)位流配置
基于FPGA 的二維提升小波變換IP核設(shè)計(jì)
- 提出了一種高效并行的二維離散提升小波(DWT)變換結(jié)構(gòu)，該結(jié)構(gòu)只需要7 行數(shù)據(jù)緩存，即可實(shí)現(xiàn)行和列方向同時(shí)進(jìn)行濾波變換。
- 關(guān)鍵字： 小波變換 數(shù)據(jù)緩存 FPGA IP核
基于NIOS Ⅱ軟核處理器的的UART通信的實(shí)現(xiàn)
- NIOS ⅡI軟核處理器具有可裁減,配置靈活等優(yōu)點(diǎn)。在實(shí)際使用中,可根據(jù)需求,構(gòu)建最合適的處理器系統(tǒng)及外部接口而無需更改硬件電路或增加擴(kuò)展芯片。它提供完備的數(shù)據(jù)通信協(xié)議,用戶只需要使用相關(guān)的IP核即可得到所需的接口。針對這些特點(diǎn),本文介紹了基于NIOS II軟核處理器的異步串行通信的實(shí)現(xiàn)方法,講述了如何采用SOPC Builder定制UART（異步串行收發(fā)器）IP核,重點(diǎn)討論了在NIOS II集成開發(fā)環(huán)境下的幾種編程方法。
- 關(guān)鍵字： NiosII IP核 SoPCBuilder
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