采用FPGA實現(xiàn)發(fā)電機(jī)組頻率測量計的設(shè)計

3.2 二進(jìn)制到十進(jìn)制的轉(zhuǎn)換器模塊設(shè)計
本設(shè)計，需要轉(zhuǎn)換時鐘Convertfreq信號對轉(zhuǎn)換模塊進(jìn)行時序控制，由于要在1s內(nèi)完成轉(zhuǎn)換，則轉(zhuǎn)換時鐘Convertfreq的頻率應(yīng)該選用高頻頻信號，即轉(zhuǎn)換時鐘Convertfreq的頻率是標(biāo)準(zhǔn)時鐘Samplefreq信號10分頻得到的。
為了對本設(shè)計進(jìn)行波形仿真，取輸入的10位二進(jìn)制數(shù)bin[9..0]為10’b0000011001(十進(jìn)制為25)。圖4為二進(jìn)制到十進(jìn)制的轉(zhuǎn)換器的仿真時序圖：

圖4 二進(jìn)制到十進(jìn)制的轉(zhuǎn)換器的仿真時序圖

4 仿真和調(diào)試
　　通過上述的描述，從各個模塊獨立的角度對其進(jìn)行了仿真，結(jié)果表明設(shè)計符合要求。為了保證系統(tǒng)的整體可靠性，對整個系統(tǒng)做了仿真，仿真時序圖如圖5所示：

圖5　系統(tǒng)仿真時序圖
　　其中，LEDD,LEDC,LEDB,LEDA是譯碼的結(jié)果要在7段數(shù)碼管上顯示，0010010(顯示為2)、0100100(顯示為5)。將設(shè)計的頻率測量計下載到目標(biāo)芯片EP1C3T144C6中，并在GW48實驗箱上進(jìn)行的模擬仿真，當(dāng)輸入頻率為1 Hz～1023 Hz的信號時，頻率測量計所測的頻率完全準(zhǔn)確，當(dāng)頻率高于1023Hz時，系統(tǒng)報警，同時頻率顯示為0。

5 結(jié)束語
基于FPGA設(shè)計的發(fā)電機(jī)組頻率測量計，系統(tǒng)在整體上采用光電耦合器的隔離方式，提高系統(tǒng)的抗干擾能力和穩(wěn)定性。該系統(tǒng)具有線路簡單可靠、通用性強(qiáng)、穩(wěn)定度高等優(yōu)點，可廣泛應(yīng)用于頻率電壓變換器、轉(zhuǎn)速繼電器。該設(shè)計的FPGA數(shù)字系統(tǒng)部分使用Verilog HDL語言，給出核心程序，并可以通過Verilog HDL語言的綜合工具進(jìn)行相應(yīng)硬件電路的生成，具有傳統(tǒng)邏輯設(shè)計方法所無法比擬的優(yōu)越性。經(jīng)過仿真后，驗證設(shè)計是成功的, 達(dá)到預(yù)期結(jié)果。同時這種方法設(shè)計的數(shù)字電子系統(tǒng)可移植性強(qiáng)、可更改性好。如果需要的頻率測量范圍需要擴(kuò)大，不需要硬件變化只需改變軟件就可以,相對非常方便。