采用FPGA實(shí)現(xiàn)發(fā)電機(jī)組頻率測(cè)量計(jì)的設(shè)計(jì)

3 頻率測(cè)量計(jì)的設(shè)計(jì)
本次設(shè)計(jì)采用Verilog HDL語(yǔ)言，運(yùn)用自頂向下的設(shè)計(jì)理念。將系統(tǒng)按功能按層次化分，首先定義頂層功能模塊，并在頂層功能模塊內(nèi)部的連接關(guān)系和對(duì)外的接口關(guān)系進(jìn)行了描述, 而功能塊的邏輯功能和具體實(shí)現(xiàn)形式則由下一層模塊來(lái)描述。整個(gè)設(shè)計(jì)分兩步：第一步利用Quartus Ⅱ5.0圖形塊輸入方式設(shè)計(jì)頂層模塊，頂層圖形塊如圖2所示；第二步在頂層模塊中為每個(gè)圖形塊生成硬件描述語(yǔ)言(Verilog HDL)，然后在生成的Verilog HDL設(shè)計(jì)文件中，對(duì)低層功能模塊的功能進(jìn)行描述設(shè)計(jì)。

圖2　頂層圖形塊
3.1 測(cè)頻控制模塊設(shè)計(jì)
這是三輸入三輸出模塊，測(cè)頻控制模塊波形仿真如圖3所示，如用Verilog HDL描述為：

module Control (clk,reset,start,enableconvert,gate,endmeasure);
input reset,start,clk;
output enableconvert,gate,endmeasure;
reg enableconvert,gate,endmeasure;
always @ (posedge clk or posedge reset)
begin
if (reset)
begin
endmeasure = 1'b1 ;
enableconvert =1'b0 ;
gate = 1'b0 ;
end
else
begin
endmeasure = 1'b0 ;
if (start)
begin
gate = ~gate ;
enableconvert = gate ;
end
end
end
endmodule


圖3　測(cè)頻控制器波形仿真時(shí)序圖