利用專用晶圓加工工藝實現(xiàn)高性能模擬IC

當(dāng)今電子產(chǎn)品對性能和精度的要求越來越高。這些產(chǎn)品涵蓋我們?nèi)粘Ｊ褂玫母鞣N設(shè)備(比如，手機(jī)、音響系統(tǒng)和高清電視)以及只會間接接觸到的設(shè)備(比如CT掃描儀和工業(yè)控制系統(tǒng))，系統(tǒng)大多采用某種數(shù)字微處理器或DSP作為計算引擎，但產(chǎn)品的差異化特性還是由其內(nèi)部的高性能模擬芯片所決定的。

這些模擬IC往往需要采用能夠優(yōu)化性能和精度的特殊IC工藝技術(shù)。由于專用工藝最初是為提高性能而設(shè)計，并非針對注重成本的常規(guī)應(yīng)用，通常生產(chǎn)出的獨(dú)立設(shè)備具有特殊性能。隨著技術(shù)的不斷穩(wěn)定發(fā)展，這種獨(dú)立設(shè)計最終在系統(tǒng)級芯片(SoC)方案中獲得了廣泛的應(yīng)用。

例如，曾為集成器件制造商(IDMS)所專用的高性能模擬CMOS工藝已在各種專業(yè)晶圓代工廠中越來越普及。隨著差異化的新型電子產(chǎn)品不斷涌入，我們不斷見證著模擬IC產(chǎn)業(yè)以高于整個產(chǎn)業(yè)的速度迅猛增長。

不斷優(yōu)化的關(guān)鍵模擬器件

是什么推動著高精度模擬芯片設(shè)計？很簡單，這是工程設(shè)計人才和不斷優(yōu)化的關(guān)鍵器件相結(jié)合的結(jié)果。雖然技術(shù)成熟的設(shè)計人員相當(dāng)擅長利用工藝最大限度地提高性能，但他們最終還是受制于可供他們使用的關(guān)鍵器件的性能。

關(guān)鍵模擬CMOS器件由MOS晶體管、電阻和電容組成。MOS器件在每一個信號鏈IC(放大器、ADC和DAC)中都非常重要，而電阻在DAC中特別重要，電容則是ADC中的關(guān)鍵。電阻和電容在放大器中也充當(dāng)重要角色，而且在相應(yīng)的轉(zhuǎn)換器應(yīng)用中也很關(guān)鍵。

對于MOS晶體管來講，諸如閾值電壓(VT)和驅(qū)動電流(ID,sat)等典型參數(shù)十分重要——VT需足夠高，以維持低關(guān)斷電流(IOFF)，而由于開關(guān)需要低電阻和小外形尺寸來最大限度地減少寄生電容，因此ID,sat非常重要。不過，在高性能領(lǐng)域中， MOS器件需重點(diǎn)關(guān)注的是1/f噪聲、襯底電流(ISUB)、重疊電容和歐拉電壓(VA)等新的“考慮因素”。

由于高精度產(chǎn)品必須保持高信噪比(SNR)，從而能夠從背景噪聲中分辨出微弱的信號，因此噪聲特別重要。必須在早期就對噪聲進(jìn)行頻繁地測量，并且進(jìn)行處理，而不只是簡單記錄。噪聲往往是一個影響高精度芯片成功與否的因素。

ISUB可能是高精度設(shè)計的真正問題所在。這種效果是由通道的漏極端產(chǎn)生熱載波沖突引起的，NMOS器件尤其會這樣。ISUB會產(chǎn)生總諧波失真(THD)，因此ISUB必須在不顯著犧牲IDsat的情況下進(jìn)行控制。這需要在設(shè)計漏極時下更多的功夫，而不僅僅只是按照常規(guī)滿足器件的可靠性要求。

MOS晶體管中的寄生電容必須盡可能最大限度地減小，因為這些寄生電容可能會產(chǎn)生SNR問題，并且會形成分壓器網(wǎng)絡(luò)，從而降低整個電容中的電壓。即使是用于高性能模擬工藝的金屬系統(tǒng)也必須進(jìn)行仔細(xì)檢查，并通過優(yōu)化來減少其寄生效應(yīng)。

MOS晶體管用作增益極。由于增益與晶體管的輸出電阻(ro)有關(guān)，因此這個因素在高性能設(shè)計中變得非常重要。這實際上是飽和區(qū)的IV曲線的“平坦度”。由于與雙極性晶體管情況類似，有時稱為VA。VA是通道長度的一個函數(shù)，它與漏極設(shè)計策略有著密切關(guān)系。VA 較高(特別是對于最小的器件來講)時比較理想，因為設(shè)計人員的目標(biāo)是在寄生電容最小的情況下獲得增益。

對于電阻來講，主要考慮因素是表面電阻和電阻容差以及電壓和溫度系數(shù)。簡單地講，設(shè)計人員所需要的理想器件是：占板面積小(從而降低寄生電容)，無工藝變異性，在所有環(huán)境下的特性均不發(fā)生變化。這對于多晶硅電阻來講比較難，這種電阻具有眾所周知的溫度特性，無法輕易地減小其絕對值，并且還具有1/f噪聲特點(diǎn)。

因此我們使用薄膜電阻(TFR)，因為這種電阻在必要時采用激光微調(diào)能夠具有更優(yōu)的整體表現(xiàn)和能力。雖然TFR的工藝更加復(fù)雜，需要更多的掩蔽工序，不過增加的復(fù)雜性往往也是好產(chǎn)品與優(yōu)異產(chǎn)品之間差別的體現(xiàn)。對于專用的頂尖產(chǎn)品而言，這往往是一個容易做的決定。

對于電容來講，主要關(guān)注的問題是電容密度、容差、電壓系數(shù)和介電吸收(DA，有時稱為磁滯現(xiàn)象)。后面的這種效應(yīng)與電容介質(zhì)中的電荷捕獲效應(yīng)有著密切關(guān)系，這種效應(yīng)會使剩余電荷在器件充電之后重新出現(xiàn)在電容板上。

在許多標(biāo)準(zhǔn)應(yīng)用中，設(shè)計人員需要獲得他們能夠得到的最高電容/區(qū)域，不過高精度模擬應(yīng)用卻不一定是這樣。在這種應(yīng)用中，由于電容匹配(在下文中討論)要求更大的尺寸，因此電容密度往往會降低，從而最大限度地減少了系統(tǒng)中的總電容。電容電壓系數(shù)由選擇的電容板摻雜水平確定，而介電吸收則由選擇的介電材料等因素確定。很明顯，要優(yōu)化工藝就需要掌握大量特性的二階和三階影響。

對于以上列出的每一種器件，器件不匹配都是模擬設(shè)計中極其重要的一個因素。不匹配的具體定義是兩個具有相同設(shè)計的器件之差與其平均值之間的百分比。匹配一般可以通過較大的器件尺寸來提升(到一定極限)。不匹配值越小，設(shè)計所需的器件尺寸越小，而這意味著給定的設(shè)計具有更小的裸片和更低的裸片成本。這是用來淘汰低劣工藝的一個關(guān)鍵因素。

其它產(chǎn)品應(yīng)用可能需要一些專用器件，比如，結(jié)型場效應(yīng)晶體管(JFET)可以實現(xiàn)低噪聲輸入，漏極擴(kuò)展CMOS (DECMOS)器件可以實現(xiàn)擴(kuò)展電壓能力。這些器件需要進(jìn)行一些自身的專用優(yōu)化工作，并且必須采用整體高精度工藝，同時不降低關(guān)鍵的核心器件的品質(zhì)。本文將不對此進(jìn)行討論。

現(xiàn)在，所有需要關(guān)注的問題似乎都已經(jīng)有所涉及。不過，晶圓離開晶圓廠后，工藝開發(fā)人員的工作并不算完。評估后續(xù)的結(jié)果至關(guān)重要。由于磨薄后的晶圓和封裝模塑料產(chǎn)生的應(yīng)力，晶圓廠獲得的性能可能會在晶圓磨薄和IC封裝工藝過程中輕易地失去。因此，必須密切關(guān)注這類問題，以便減輕這些有害的影響。要達(dá)到這個目的，可以采用聚酰亞胺等應(yīng)力釋放層或者其它技術(shù)，比如在晶圓磨薄前在硅工藝結(jié)束時采用這些技術(shù)，或者在封裝過程中采用這些技術(shù)。

采用晶圓廠的專用模擬COMS工藝

電子設(shè)計人員不再需要僅依靠模擬IDM獲取高性能模擬CMOS性能來實現(xiàn)其產(chǎn)品的差異化。產(chǎn)品制造商以及無晶圓廠企業(yè)現(xiàn)在可以通過世界級的專業(yè)晶圓廠輕松地采用頂級模擬CMOS工藝。

為了詳細(xì)了解目前可以實現(xiàn)的高精度晶圓加工工藝，這里研究一下Dongbu HiTek 公司0.18μm節(jié)點(diǎn)的HP180工藝的特點(diǎn)。這個專用模擬CMOS工藝的核心是經(jīng)過精磨細(xì)鑿的器件。圖1a和圖1b是用于NMOS和PMOS器件的標(biāo)準(zhǔn)邏輯CMOS工藝、極具成本效益的模擬CMOS工藝和高精度模擬CMOS晶圓加工工藝的1/f噪聲對比圖。

圖1a和圖1b：數(shù)字、模擬和高性能模擬CMOS器件的噪聲對比：a) NMOS和b) PMOS。

圖1a和圖1b：數(shù)字、模擬和高性能模擬CMOS器件的噪聲對比：a) NMOS和b) PMOS。

這種專用的晶圓加工工藝采用雙層多晶硅法，可以更好地選擇電容介質(zhì)，最大限度地減少介電吸收，同時仍可實現(xiàn)較好的電壓系數(shù)。通過優(yōu)化聚板的摻雜水平，可以實現(xiàn)單位數(shù)的極低線性參數(shù)和寄生參數(shù)。電容比與電壓的典型曲線圖如圖2所示。

圖2：高性能雙層多晶硅電容比與電壓。

如圖3所示，HP180薄膜電阻(TFR)的溫漂為7ppm/°C(表面電阻為950°C/sq)。此外，薄膜電阻匹配性能遠(yuǎn)高于傳統(tǒng)多晶硅電阻的匹配性能。

圖3：多晶硅高表面電阻(HSR)與薄膜電阻(TFR)的匹配性能對比，兩種電阻的表面電阻均均約為1K/sq。

雖然設(shè)計人員所預(yù)期的高性能模擬產(chǎn)品可能都是獨(dú)立芯片，不過模塊化的專用晶圓加工工藝可以實現(xiàn)高密度邏輯(115Kgates/mm2)，再加上能夠整合板上非易失性存儲器，因此可以進(jìn)一步實現(xiàn)高性能工藝，從而輕松地從獨(dú)立芯片轉(zhuǎn)化為系統(tǒng)級芯片(SoC)。

本文小結(jié)

高性能電子產(chǎn)品需要高精度模擬CMOS工藝技術(shù)，從而實現(xiàn)接近理想的MOS晶體管、電阻、電容以及專用JFET和DECMOS器件。為了實現(xiàn)最終芯片的差異化，必須對這種關(guān)鍵的器件從頭進(jìn)行設(shè)計，使精度設(shè)計貫穿整個設(shè)計周期。曾經(jīng)專屬于模擬IDM的技術(shù)領(lǐng)域(比如高性能模擬CMOS工藝技術(shù))如今可以通過專業(yè)晶圓廠來實現(xiàn)。在這種趨勢下，設(shè)計人員現(xiàn)在可以通過采用晶圓廠開發(fā)的模擬CMOS工藝實現(xiàn)其芯片，從而更快地實現(xiàn)更大的差異化。